【文件属性】：
文件名称：verilog-axis:用于FPGA实现的Verilog AXI流组件
文件大小：409KB
文件格式：ZIP
更新时间：2021-04-04 07:58:24
Python
Verilog AXI流组件自述文件
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介绍
AXI Stream总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括带有智能总线协同仿真端点的完整MyHDL测试平台。
文献资料
仲裁模块
通用可参数化仲裁器。 支持优先级和循环仲裁。 支持阻塞，直到请求释放或确认。
axis_adapter模块
axis_adapter模块桥接不同宽度的AXI流总线。 该模块是可参数化的，但是有某些限制。 首先，总线字的宽度必须相同（例如，一个8位通道和8个8位通道，但不能一个16位通道和一个32位通道）。 其次，总线宽度必须以整数倍相关（例如2个字和6个字，但不是4个字和6个字）。 必要时将在更宽的总线侧插入等待状态。
axis_arb_mux模块
具有参数设置的数据宽度和端口数的帧感知AXI流仲裁多路复用器。 支持优先级和循环仲裁。