文件名称：直方图均衡化的Verilog实现，FPGA上实测可用。
文件大小：16KB
文件格式：ZIP
更新时间：2017-01-19 08:46:27
FPGA图像处理 verilog HDL直方图
这是我用Matlab 的HDL Coder工具，然后结合Altera的CycloneII芯片FPGA视频图像开发平台仿真调试，这是最终版的源代码。为省去大家纠结的痛苦，请注意：pixelin是像素输入；x_in，y_in分别是像素点坐标位置；clkenble是时钟使能；width，height分别是图像的宽和高；pixelout是输入像素点对应的均衡化因子，用它*255/(width*height)就是均衡化后的像素值；
【文件预览】：
histogram_teq
----transferFunc_ram.v(2KB)
----mlhdlc_heq_FixPt.v.bak(44KB)
----mlhdlc_heq_FixPt_tc.v(2KB)
----SimpleDualPortRAM_256x19b.v(2KB)
----histogram_ram.v(2KB)
----SimpleDualPortRAM_256x19b_block.v(2KB)
----mlhdlc_heq_FixPt_enb_bypass.v(2KB)
----mlhdlc_heq_FixPt.v(44KB)