文件名称：fpga设计串口通信UART模块
文件大小：22KB
文件格式：RAR
更新时间：2012-05-11 08:55:20
fpga串口通信UART
fpga设计串口通信UART模块 验证过的
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UART
----uart_top_tb.vhd(3KB)
----switch_bus_TB.jhd(47B)
----automake.log(0B)
----shift_register_TB.vhd(3KB)
----__projnav()
--------runXst_tcl.rsp(163B)
--------p00p5000.kis(618B)
--------p00pl000.kis(618B)
--------p00pi000.kis(618B)
----__projnav.log(44KB)
----shift_register.vhd(1KB)
----uart_top.vhd(7KB)
----counter.vhd(926B)
----counter_TB.jhd(41B)
----parity_verifier_TB.vhd(2KB)
----switch_bus.vhd(641B)
----UART.npl(1015B)
----counter_TB.vhd(2KB)
----switch.vhd(436B)
----baudrate_generator_TB.vhd(3KB)
----detector_TB.jhd(43B)
----detector_TB.vhd(2KB)
----uart_core.jhd(18B)
----detector.vhd(852B)
----switch.jhd(15B)
----baudrate_generator.vhd(2KB)
----parity_verifier.jhd(24B)
----baudrate_generator.jhd(27B)
----shift_register_TB.jhd(55B)
----switch_bus.jhd(19B)
----uart_top_tb.jhd(43B)
----shift_register.jhd(23B)
----detector.jhd(17B)
----baudrate_generator_TB.jhd(63B)
----parity_verifier_TB.jhd(57B)
----parity_verifier.vhd(704B)
----switch_bus_TB.vhd(2KB)
----counter.jhd(16B)
----uart_top.jhd(224B)
----uart_core.vhd(6KB)
----UART_PACKAGE.vhd(2KB)