verilog编写的伪随机序列发生器

时间:2022-12-20 11:48:05
【文件属性】:
文件名称:verilog编写的伪随机序列发生器
文件大小:1KB
文件格式:ZIP
更新时间:2022-12-20 11:48:05
verilog 伪随机 此程序是用verilog语言实现的伪随机序列,程序里面对同步字节、数据包、数据帧都有说明,使得程序明白易懂。 此程序是用verilog语言实现的伪随机序列,程序里面对同步字节、数据包、数据帧都有说明,使得程序明白易懂。
【文件预览】:
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----伪随机序列.v(2KB)

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