文件名称：SMEM_Fully_Pipelined_Design:SMEM ++，用于基因组测序的全流水线和时间多路复用SMEM播种加速器
文件大小：450KB
文件格式：ZIP
更新时间：2024-05-31 00:05:13
Verilog
SMEM_Fully_Pipelined_Design SMEM ++，用于基因组测序的全流水线和时间多路复用SMEM播种加速器 此发布的代码是SMEM FPGA内核代码，其详细信息在我们的论文中进行了描述。 最初的实现是在harp2上的，并且存在版权问题，因此FPGA端通信接口代码被缩写。 如果具有512位宽的读/写端口，则将此代码移植到您的平台应该很容易。 您可以在同一资料库中找到我们的论文。 如果您受到我们设计的启发，请引用我们的论文。 “ SMEM ++：用于基因组测序的流水线和时分多路SMEM播种加速器” 2018年第28届现场可编程逻辑与应用国际会议（FPL），丛杰森，郭立成，黄宝苍，彭鹏和于天河 加利福尼亚大学董事会版权所有（c）2018.保留所有权利。 如果满足以下条件，则允许以源代码和二进制形式进行重新分发和使用，无论是否经过修改，都可以： 重新分发源代码必须保留
【文件预览】：
SMEM_Fully_Pipelined_Design-master
----smem-fully-pipelined.pdf(347KB)
----RAM_read.v(16KB)
----stage2.v(7KB)
----Backward_wrapper.v(13KB)
----afu_core_new.v(24KB)
----BWT_extend.v(25KB)
----BWT_extend_licheng.v(61KB)
----FIFO.v(11KB)
----datapath.v(31KB)
----control_top_back.v(15KB)
----README.md(3KB)
----queue.v(24KB)
----RAM_curr.v(29KB)
----Top.v(21KB)
----stage3.v(10KB)
----Backward_data_path.v(10KB)
----testbenchs()
--------sim_afu_core.v(143KB)
--------sim_BWT_extend.v(22KB)
--------sim_datapath.v(16KB)
--------testbench_datapath.v(16KB)
--------sim_FIFO.v(8KB)
--------sim_RAM_read.v(44KB)
--------sim_RAM_curr.v(7KB)
--------sim_queue.v(10KB)
--------sim_afu_core_1read.v(143KB)
--------sim_top.v(13KB)
----stage1.v(8KB)