文件名称：Verilog HDL硬件描述语言入门
文件大小：4.62MB
文件格式：RAR
更新时间：2018-02-05 00:43:32
verilog HDL 硬件描述语言 逻辑 FPGA
非常经典！学习verilog的必备！Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构 组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模 语言。此外， Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设 计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。 因此，用这种语言编写的模型能够使用Ve r i l o g仿真器进行验证。语言从C编程语言中继承了多 种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是， Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然, 完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
【文件预览】：
Verilog HDL硬件描述语言
----附录语法参考.PDF(737KB)
----第1章简介.PDF(86KB)
----第4章表达式.PDF(290KB)
----目录.txt(4KB)
----封面小图.gif(3KB)
----第5章门电平模型化.PDF(316KB)
----第6章用户定义的原语.PDF(138KB)
----第10章其他论题.PDF(698KB)
----第12章建模实例.PDF(569KB)
----第3章Verilog语言要素.PDF(364KB)
----简评.htm(481B)
----第9章结构建模.PDF(226KB)
----第7章数据流模型化.PDF(145KB)
----第2章HDL指南.PDF(299KB)
----第11章验证.PDF(473KB)
----内容简介.htm(1000B)
----第8章行为建模.PDF(625KB)