文件名称：Verilog 语言设计单周期MIPS CPU（42条指令）
文件大小：269KB
文件格式：ZIP
更新时间：2022-06-12 10:13:36
单周期CPU MIPS Verilog 42条指令
实验内容（ISA2新增3条指令） • 用硬件描述语言（Verilog）设计MIPS CPU，支持如下指令集 • ISA1 = {ADD/ADDU/SUB/SUBU/SLL/SRL/SRA/SLLV/SRLV/SRAV/AND/OR/XOR/NOR/ SLT/SLTU/ADDI/ADDIU/ANDI/ORI/XORI/LUI/SLTI/SLTIU/LB/LBU/LH/LH U/LW/SB/SH/SW/BEQ/BNE/BGEZ/BGTZ/BLEZ/BLTZ/J/JAL/JR/JALR} 42条 • ISA2 = {add, sub, addu, subu, addi, ori, lui, and, andi, or, nor，slt, sltu, sll, srl, sllv, srlv, lw, sw, beq, bne, j, jal, jr} 24条 • 用仿真软件Modelsim对有数据冒险和控制冒险的汇编程序进行仿 文件包含源代码以及实验报告。
【文件预览】：
MIPS CPU设计实验报告.doc
mips_cpu
----Test_42_Instr.dat(860B)
----ctrl_encode_def.v(706B)
----sccomp_tb(1).v(3KB)
----EXT.v(244B)
----ctrl.v(7KB)
----dm.v(3KB)
----NPC.v(703B)
----mux.v(2KB)
----PC.v(288B)
----sccpu.v(4KB)
----RF.v(1KB)
----alu.v(2KB)
----im.v(170B)
----sccomp.v(2KB)