文件名称：riscv-mini:凿子中的简单RISC-V 3级管道
文件大小：614KB
文件格式：ZIP
更新时间：2024-06-17 16:41:15
chisel riscv rtl Scala
riscv-mini 作者：Donggyu Kim（ ） riscv-mini是用Chisel编写的简单RISC-V 3级管道。 它已经在各个项目的发展，包括一个关键的例子 ， ， ，仿真和验证的方法。 它实现了用户级别ISA版本2.0的RV32I和特权架构版本1.7的计算机级别的ISA。 与其他简单管道不同，它还包含简单的指令和数据缓存。 注意，真实世界的处理器并不是riscv-mini的目标。 在进入之前，它是作为中间示例而开发的。 数据路径图 入门 $ git clone https://github.com/ucb-bar/riscv-mini.git $ cd riscv-mini $ make # generate firrtl & verilog files in generated-src verilog输出文件可用于仿真器仿真或ASIC
【文件预览】：
riscv-mini-release
----.gitignore(126B)
----diagram.pdf(44KB)
----Makefile(2KB)
----project()
--------build.properties(18B)
----src()
--------main()
--------test()
----.travis.yml(512B)
----custom-bmark()
--------.gitignore(22B)
--------add.S(77B)
--------Makefile(1KB)
--------main.c(111B)
----LICENSE(1KB)
----.gitmodules(0B)
----diagram.png(405KB)
----README.md(3KB)
----.install_verilator.sh(662B)
----lib()
--------src()
----build-riscv-tools.sh(685B)
----build.sbt(582B)