VHDL实现一位全加器，并串行实现四位全加器

时间：2014-07-29 15:13:00
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文件名称：VHDL实现一位全加器，并串行实现四位全加器

文件大小：213KB

文件格式：RAR

更新时间：2014-07-29 15:13:00

VHDL、全加器

用VHDL语言编写的一位全加器，并实现四位全加器，串行连接

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网友评论

  • 不错，可以运行
  • 还不错，可以运行，但是由半加器组成的，如果是用VHDL直接写的全加器就更好了
  • 还可以，能够运行的！

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