【文件属性】：
文件名称：四位全加器verilog代码
文件大小：915B
文件格式：NONE
更新时间：2013-01-17 07:49:49
verilog
`timescale 1ns/1ns
module fulladd_4(sum,c_out,a,b,c_in);
output [3:0] sum;
output c_out;
input [3:0] a,b;
input c_in;
wire p0,g0,p1,g1,p2,g2,p3,g3;
wire c4,c3,c2,c1;
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网友评论
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