【文件属性】：
文件名称：Verilog自顶向下设计24进制计数器（FPGA)
文件大小：228KB
文件格式：ZIP
更新时间：2021-05-15 17:38:20
Verilog 24进制计数 数码管显示
使用Verilog自顶向下设计24进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。
【文件预览】：
counter_24
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