文件名称：verilog 串口收发程序
文件大小：376KB
文件格式：RAR
更新时间：2012-12-12 16:42:43
verilog 串口
电脑向fpga发一数据，fpga返回该数据
【文件预览】：
UART
----UART.prj(5KB)
----simulation()
--------modelsim.ini.sav(256B)
--------modelsim.ini(258B)
----designer()
--------impl1()
----hdl()
--------send.v(2KB)
--------rec.v(3KB)
--------uart_test.v(1KB)
----viewdraw()
--------sch()
--------sym()
--------vf()
--------viewdraw.ini(2KB)
--------wir()
----coreconsole()
----smartgen()
--------smartgen.aws(365B)
----constraint()
--------uart_test.pdc(798B)
----component()
----phy_synthesis()
----synthesis()
--------stdout.log(606B)
--------uart_test.tlg(2KB)
--------uart_test.areasrr(5KB)
--------uart_test.srd(62KB)
--------uart_test.srr(42KB)
--------run_options.txt(1KB)
--------uart_test.srm(251KB)
--------uart_test_syn.prj(545B)
--------uart_test.so(204B)
--------backup()
--------uart_test.map(28B)
--------uart_test_sdc.sdc(380B)
--------coreip()
--------uart_test.sdf(113KB)
--------uart_test.edn(132KB)
--------uart_test.srs(12KB)
--------.recordref(0B)
--------syntmp()
--------traplog.tlg(2KB)
----stimulus()