基于Verilog 的数字计频器

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文件名称：基于Verilog 的数字计频器
文件大小：517KB
文件格式：ZIP
更新时间：2017-03-29 05:31:51
数字计频器 Verilog 采用VerilogHDL语言在CPLD器件上实现了简易数字频率计的设计。测量频率在10～1MHz范围之间，该频率计能根据输入被测频率信号,自动调整测试量程进行测试并给出测试结果的BCD码及七段LED译码显示。具有体积小、可靠性高、功耗低的特点。