文件名称：apb总线timer的verilog
文件大小：67KB
文件格式：GZ
更新时间：2021-11-13 05:04:40
apb_timer verilog
是基于apb总线下的timer外设的rtl代码，主要包括apb_timer的master逻辑verilog，以及相应的开发文档，包括寄存器的描述，功能特性等。
【文件预览】：
apb_timer
----apb_timer-master()
--------src_files.yml(58B)
--------LICENSE(10KB)
--------README.md(230B)
--------.apb_timer.sv.swp(12KB)
--------apb_timer.sv(3KB)
--------timer.sv(5KB)
----apb_adv_timer-master()
--------adv_timer_apb_if.sv(36KB)
--------src_files.yml(322B)
--------timer_module.sv(6KB)
--------lut_4x4.sv(2KB)
--------doc()
--------out_filter.sv(2KB)
--------LICENSE(10KB)
--------prescaler.sv(2KB)
--------input_stage.sv(4KB)
--------rtl()
--------timer_cntrl.sv(2KB)
--------comparator.sv(4KB)
--------apb_adv_timer.sv(23KB)
--------up_down_counter.sv(4KB)