文件名称：verilog实例
文件大小：342KB
文件格式：PDF
更新时间：2016-11-18 12:45:28
程序
基础程4 位全加器timescale 1ns/1ns ìnclude "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为 reg 型 reg cin; wire[3:0] sum; //测试输出信号定义为 wire 型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定 cin 的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定 a 的取值 end的仿真程序序