【文件属性】：
文件名称：verilog-------数字密码锁
文件大小：1KB
文件格式：QPF
更新时间：2018-08-28 03:51:55
FPGA
wire clr,clkp,btnall;
wire [3:0]bn;
wire [31:0]sw;
assign sw='h55556666;
assign btnall=btn[0]|btn[1]|btn[2]|btn[3]|btn[4]|btn[5]|btn[6]|btn[7];
assign bn[3]=btn[7];
assign bn[2]=btn[3]|btn[4]|btn[5]|btn[6];
assign bn[1]=btn[1]|btn[2]|btn[5]|btn[6];
assign bn[0]=btn[0]|btn[2]|btn[4]|btn[6];
clock_pulse U1(.inp(btnall),
.cclk(mclk),
.outp(clkp)