文件名称：Altera官方的SDRAM模块源代码，VerilogHDL
文件大小：792KB
文件格式：ZIP
更新时间：2014-09-16 17:55:30
Altera 官方 SDRAM 模块 源代码
Altera官方的SDRAM模块源代码，可以直接用，包括仿真文件
【文件预览】：
simulation
----work()
--------pll1()
--------mt48lc8m16a2()
--------control_interface()
--------sdr_data_path()
--------altclklock()
--------sdr_sdram()
--------command()
--------sdr_sdram_tb()
--------_info(1KB)
----readme.txt(673B)
----modelsim.ini(8KB)
----sdr_sdram_tb.v(22KB)
source
----PLL1.v(5KB)
----sdr_data_path.v(3KB)
----Params.v(935B)
----Command.v(17KB)
----altclklock.v(8KB)
----sdr_sdram.v(7KB)
----control_interface.v(8KB)
----compile_all.v(206B)
model
----mt48lc8m16a2.v(43KB)
synthesis
----synplicity()
--------sdr_sdram.prj(1KB)
route
----PLL1.v(5KB)
----sdr_sdram.csf(3KB)
----sdr_sdram.vqm(161KB)
----sdr_sdram.esf(471B)
doc
----sdr_sdram.pdf(630KB)
----readme.txt(1KB)