基于VerilogHDL的UART

【文件属性】：
文件名称：基于VerilogHDL的UART
文件大小：519KB
文件格式：ZIP
更新时间：2018-08-23 17:28:55
UART,Verilog HDL 基于Verilog的串口设计，里面有任意分频器，发射器，接收器。发射器通过复位启动，接收器接收发射器的起始信号启动。

【文件预览】：
UART
----fuse.xmsgs(367B)
----xilinxsim.ini(16B)
----ipcore_dir()
----isim.log(422B)
----iseconfig()
--------UART_UART_sch_tb.xreport(20KB)
--------UART_transmitter.xreport(20KB)
--------UART_Final.projectmgr(7KB)
----fuseRelaunch.cmd(263B)
----isim.cmd(44B)
----UART_UART_sch_tb_isim_beh.wdb(21KB)
----UART_Final.xise(37KB)
----UART_UART_sch_tb_stx_beh.prj(200B)
----_xmsgs()
--------pn_parser.xmsgs(1KB)
----UART_Final.gise(5KB)
----UART_UART_sch_tb_summary.html(4KB)
----UART_transmitter.v(2KB)
----fuse.log(1KB)
----TB.v(1KB)
----isim()
--------work()
--------isim_usage_statistics.html(2KB)
--------UART_UART_sch_tb_isim_beh.exe.sim()
--------pn_info(6B)
--------temp()
----UART_Baud.v(1KB)
----UART_receiver_isim_beh.exe(93KB)
----UART_transmitter_summary.html(4KB)
----UART_receiver.v(2KB)
----UART_UART_sch_tb_isim_beh.exe(93KB)
----UART_UART_sch_tb_beh.prj(175B)