High Performance SDRAM Controller_verilog

【文件属性】：
文件名称：High Performance SDRAM Controller_verilog
文件大小：405KB
文件格式：ZIP
更新时间：2012-12-27 10:03:44
SDRAM Controller verilog The SDRAM controller is designed for the Virtex V300bg432-6. It's simulated with Micron SDRAM models. The design is verified with backannotated simulation at 125MHz

【文件预览】：
verilog
----func_sim()
--------string_decode_fn.v(6KB)
--------tb_sdrm.v(8KB)
--------func_sim.cfg(1KB)
--------func_sim.log(48KB)
--------run_sim(176B)
--------func_sim.vpd(201KB)
----micron()
--------mt48lc1m16a1.v(35KB)
--------bank0.txt(200B)
--------test.v(32KB)
--------mt48lc1m16a1-8a.v(34KB)
--------bank1.txt(200B)
----post_route()
--------string_decode_post_route.v(2KB)
--------sdrm_par.sdf(697KB)
--------post_route.cfg(1KB)
--------post_route.log(41KB)
--------sdrm_par.v(346KB)
--------tb_post_route.v(8KB)
--------run_sim(310B)
--------post_route.vpd(754KB)
----synth()
--------run_synth(62B)
--------sdrm.scr(3KB)
--------setup.scr(3KB)
--------sdrm.edf(319KB)
----src()
--------sdrm.v(14KB)
--------sdrmc_state.v(6KB)
--------sys_int.v(7KB)
--------ref_cntr.v(1KB)
--------sdrm_t.v(5KB)
--------brst_cntr.v(1KB)
--------ki_cntr.v(1KB)
--------rcd_cntr.v(1KB)
--------define.v(758B)
--------cslt_cntr.v(1KB)
----README(6KB)
----par()
--------sdrm_par.sdf(697KB)
--------sdrm_par.v(346KB)
--------run_par(947B)
--------sdrm.edf(319KB)
--------sdrm.ucf(5KB)