文件名称：DDR4 simulation model
文件大小：1.04MB
文件格式：ZIP
更新时间：2021-01-15 08:17:47
DDR4 verilog model
美光DDR4 Verilog model ，支持 VCS， modelsim ,ncverilog 仿真工具
【文件预览】：
protected_modelsim
----timing_tasks.sv(22KB)
----StateTableCore.svp(201KB)
----dimm_subtest.vh(14KB)
----readme_dimm.txt(4KB)
----dimm.vh(2KB)
----interface.sv(966B)
----memory_file.txt(1KB)
----StateTable.svp(5KB)
----modelsim.do(2KB)
----run_modelsim(21B)
----subtest.vh(17KB)
----arch_defines.v(865B)
----dimm_interface.sv(32KB)
----proj_package.sv(18KB)
----readme.txt(5KB)
----tb.sv(26KB)
----modelsim_dimm.do(2KB)
----dimm_tb.sv(46KB)
----MemoryArray.svp(21KB)
----arch_package.sv(53KB)
----ddr4_model.svp(180KB)
protected_vcs
----timing_tasks.sv(22KB)
----StateTableCore.svp(200KB)
----dimm_subtest.vh(14KB)
----readme_dimm.txt(4KB)
----dimm.vh(2KB)
----interface.sv(966B)
----memory_file.txt(1KB)
----StateTable.svp(4KB)
----subtest.vh(17KB)
----arch_defines.v(865B)
----dimm_interface.sv(32KB)
----run_vcs(161B)
----run_dimm_vcs(171B)
----proj_package.sv(18KB)
----readme.txt(5KB)
----tb.sv(26KB)
----dimm_tb.sv(46KB)
----MemoryArray.svp(20KB)
----arch_package.sv(53KB)
----ddr4_model.svp(174KB)
protected_ncverilog
----run_dimm_ncverilog(181B)
----timing_tasks.sv(22KB)
----StateTableCore.svp(202KB)
----dimm_subtest.vh(14KB)
----readme_dimm.txt(4KB)
----dimm.vh(2KB)
----run_ncverilog(171B)
----interface.sv(966B)
----memory_file.txt(1KB)
----StateTable.svp(6KB)
----subtest.vh(17KB)
----arch_defines.v(865B)
----dimm_interface.sv(32KB)
----proj_package.sv(18KB)
----readme.txt(5KB)
----tb.sv(26KB)
----dimm_tb.sv(46KB)
----MemoryArray.svp(21KB)
----arch_package.sv(53KB)
----ddr4_model.svp(184KB)