文件名称：Verilog实现以太网接口
文件大小：145KB
文件格式：ZIP
更新时间：2021-05-30 09:15:22
Verilog
ISE环境实现Verilog的以太网接口。。。。。。。。。。。。。。。。。。。。。。。。。
【文件预览】：
此代码是用Verilog实现的以太网接口
----Sample()
--------tb_eth_defines.v(7KB)
--------eth_fifo.v(2KB)
--------wb_master32.v(10KB)
--------tb_eth_top.v(47KB)
--------eth_host.v(2KB)
--------wb_bus_mon.v(13KB)
--------tb_ethernet_with_cop.v(17KB)
--------eth_crc.v(3KB)
--------eth_rxstatem.v(3KB)
--------tb_ethernet.v(759KB)
--------eth_rxethmac.v(8KB)
--------eth_rxcounters.v(4KB)
--------eth_receivecontrol.v(10KB)
--------eth_shiftreg.v(3KB)
--------timescale.v(26B)
--------eth_registers.v(21KB)
--------eth_cop.v(10KB)
--------eth_maccontrol.v(7KB)
--------eth_register.v(612B)
--------eth_random.v(2KB)
--------wb_master_behavioral.v(20KB)
--------wb_model_defines.v(4KB)
--------eth_spram_256x32.v(3KB)
--------eth_outputcontrol.v(2KB)
--------eth_defines.v(4KB)
--------eth_rxaddrcheck.v(4KB)
--------eth_memory.v(3KB)
--------eth_miim.v(12KB)
--------eth_txcounters.v(4KB)
--------eth_txethmac.v(13KB)
--------eth_phy.v(39KB)
--------eth_phy_defines.v(1KB)
--------eth_txstatem.v(6KB)
--------eth_top.v(26KB)
--------eth_wishbone.v(61KB)
--------eth_clockgen.v(1KB)
--------eth_macstatus.v(7KB)
--------eth_transmitcontrol.v(6KB)
--------使用说明.txt(73B)
--------wb_slave_behavioral.v(9KB)
--------tb_cop.v(11KB)