文件名称:基于Verilog HDL的异步FIFO设计与实现.pdf
文件大小:676KB
文件格式:PDF
更新时间:2015-09-21 11:17:19
Verilog 异步 FIFO
异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。
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Verilog 异步 FIFO
异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。