文件名称：基于FPGA的verilog语言的四位全加器
文件大小：133KB
文件格式：RAR
更新时间：2024-03-21 15:47:43
fpga verilog quartus
可以实现两个四位数相加的电路
【文件预览】：
add1
----src()
--------add1_top.v.bak(498B)
--------add1.v(167B)
--------add1.v.bak(167B)
--------add1_top.v(515B)
----sim()
--------add1_top_tb.v(253B)
--------add1_top_tb.v.bak(44B)
----prj()
--------add1_top.qsf(4KB)
--------add1_top.qws(2KB)
--------db()
--------incremental_db()
--------simulation()
--------add1.qpf(1KB)
--------output_files()
--------add1_top_nativelink_simulation.rpt(1KB)