文件名称：源码输入，补码输出的4位加法器verilog
文件大小：1KB
文件格式：RAR
更新时间：2011-12-15 14:29:43
Verilog,补码加法器
自己写的源码输入，补码输出的4位加法器verilog，有状态机控制，通过Modelsim 和 Synplify 仿真。保证无误！
【文件预览】：
adderfms.v
adder.v
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源码输入，补码输出的4位加法器verilog
【文件属性】：
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adderfms.v
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