project_CSKA.rar

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文件名称：project_CSKA.rar

文件大小：76KB

文件格式：RAR

更新时间：2022-11-28 05:55:09

Verilog HDL 加法器 Vivado

使用Vivado 2018.3版本写了一个简单的16-bit进位旁路加法器（又称进位跳跃加法器，英文Carry-Skip Adder，简写CSKA），是学习过程中的一个小产物，进行了行为级仿真验证了结果，可供数电初学者参考