VERILOG实现的 超前进位加减法器

时间:2016-12-28 05:14:06
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文件名称:VERILOG实现的 超前进位加减法器

文件大小:176KB

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更新时间:2016-12-28 05:14:06

VERILOG 超前进位 加法器 减法器

VERILOG实现的 超前进位加减法器 速度较快


【文件预览】:
adsub4
----adsub4.fit.rpt(81KB)
----adsub4.tan.rpt(10KB)
----adsub4.qpf(1KB)
----adsub4.eda.rpt(6KB)
----adsub4.fit.summary(366B)
----db()
--------adsub4.hier_info(2KB)
--------adsub4.tmw_info(364B)
--------adsub4.sld_design_entry.sci(168B)
--------adsub4.sgdiff.hdb(8KB)
--------adsub4.pre_map.cdb(2KB)
--------adsub4.tan.qmsg(6KB)
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--------prev_cmp_adsub4.fit.qmsg(23KB)
--------adsub4.cmp.hdb(8KB)
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--------adsub4.asm_labs.ddb(1008B)
--------adsub4.rpp.qmsg(2KB)
--------adsub4.db_info(151B)
--------adsub4.sld_design_entry_dsc.sci(168B)
--------adsub4.fit.qmsg(23KB)
--------adsub4.lpc.txt(4KB)
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--------prev_cmp_adsub4.eda.qmsg(3KB)
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----adsub4.qws(980B)
----madsub4.v(828B)
----adsub4.v(825B)

网友评论

  • 不是我想要的。 也没可参考的内容,垃圾。
  • 代码可用,但可读性不高,理解困难