文件名称:VERILOG 实现的4位超前进位加法器
文件大小:153KB
文件格式:ZIP
更新时间:2016-12-28 05:12:18
VERILOG 超前进位 加法器
VERILOG 超前进位加法器 加法器 速度较快
【文件预览】:
aadd4
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----aadd4.tan.summary(711B)
----db()
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--------aadd4.cmp.tdb(3KB)
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--------aadd4.(0).cnf.hdb(800B)
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--------prev_cmp_aadd4.qmsg(38KB)
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----aadd4.qsf(3KB)
----maadd4.v(816B)