32位浮点数加法器_system verilog.zip

【文件属性】：

文件名称：32位浮点数加法器_system verilog.zip

文件大小：3KB

文件格式：ZIP

更新时间：2024-08-27 06:09:07

verilog 浮点数加法器 systemverilog

32位浮点数加法器基于system verilog，可以实现串行输入的两个标准化的32位浮点数的相加并得到标准化的结果。此外该加法器能处理“特殊”数字:零、正无穷、负无穷和“非数字(NaN)”。本文件带测试代码

【文件预览】：
32位浮点数加法器_system verilog
----fpadder.sv(4KB)
----fpadder_test.sv(2KB)