文件名称：32位浮点数加法器verilog
文件大小：4KB
文件格式：TXT
更新时间：2016-01-04 08:00:53
IEEE754 加法器
32位浮点数加法器 也算是减法器 其中32位浮点数用的是IEEE 754标准表示的 根据别人的改写的 有问题欢迎大家指出 信号定义不是很完整 verilog编写的
32位浮点数加法器verilog
【文件属性】：
网友评论
- 借鉴下思路，感谢
- txt文本写的，可以参考看看
- 可以直接用，没有问题！
- 借鉴下思路，谢谢楼主
- 借鉴下思路还是不错的
- 谢谢楼主，提供了一定的思路。但是好像不能直接用
- 借鉴下思路还是不错的
- 非常好的代码，很有用
- 写得很好，可以使用。
- 不是我想要的，但是提供了一种思路。
- 可以参考，但是貌似有问题，跑不了
- 可以参考学习，在做这方面的代码！
- 真的很不错，很满意！
- 提供了思路，但是程序有问题，仿真不了。
- 不是我想要的资源，不过还是提供了一种思路