【文件属性】：
文件名称：Verilog HDL 64位并行加法器
文件大小：810B
文件格式：RAR
更新时间：2013-02-25 03:03:13
64位 并行加法器 Verilog
采用verilog编写，包含测试代码，可以选择实现8位、16位、32位、64位的加法。
【文件预览】：
tbadder_64.v
adder_64.v
网友评论
- 该资源无用，算法原理有问题，程序不完成。
- 这个资源不值这个价，没什么参考价值。何况8位加法器的程序都没给出。
- 程序不完整，但是可以找到补充的程序。
- 不完整，但是自己理解一下，剩余部分还是比较好做出来的。
- 需要自己改进。原理清楚。
- 原理还是清楚的
- 不完整，编译不通过，分数也太贵
- 代码不完整
- 不完整，分数也太贵了
- 想法很不错，用case语句选择位数，但是主要的8位adder没有给出，所以也不知道用的什么加法器，看不出速度面积的优势。
- 我觉得挺好,自己理解下就可以了.
- 不错，虽然不太完整，但是原理很清楚，
- 是不完整，但是自己理解一下，剩余部分还是比较好做出来的。
- 代码不完整，编译不通过
- 似乎不完整啊。。。