8位全加器，verilog实现

时间：2013-09-03 07:03:39
【文件属性】：

文件名称：8位全加器，verilog实现

文件大小：2KB

文件格式：V

更新时间：2013-09-03 07:03:39

verilog

8位全加器，实现加法减法。sub为0做加法，sub为1做减法

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网友评论

  • 很好的一个方法，受教
  • 做的稍微复杂了
  • 什么东西 还是没有看懂~

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