文件名称：verilog计数器
文件大小：133KB
文件格式：ZIP
更新时间：2023-05-06 15:52:11
verilog
256位计数器，题目：设计一个 8位计数器，包含清零信号 clear，复位信号 rst，预加载值 preload。 解答： 本次设置的 preload=32。理论上最大计数值为 256。模块名称为 counter。
【文件预览】：
counter.map.rpt
counter.done
db
----counter.lpc.html(430B)
----counter.db_info(153B)
----counter.tis_db_list.ddb(188B)
----counter.map_bb.logdb(4B)
----counter.lpc.rdb(403B)
----counter.map.logdb(4B)
----counter.hif(771B)
----counter.map.hdb(9KB)
----counter.sgdiff.cdb(3KB)
----counter.cmp_merge.kpt(216B)
----counter.map.kpt(480B)
----counter.eda.qmsg(2KB)
----counter.lpc.txt(1KB)
----counter.cmp.hdb(9KB)
----counter.cbx.xml(89B)
----counter.(0).cnf.cdb(2KB)
----prev_cmp_counter.qmsg(2KB)
----counter.smart_action.txt(8B)
----counter.sld_design_entry.sci(212B)
----counter.pre_map.cdb(2KB)
----counter.map.qmsg(5KB)
----counter.pre_map.hdb(8KB)
----counter.map.cdb(3KB)
----counter.(0).cnf.hdb(1KB)
----counter.cmp.rdb(5KB)
----counter.rtlv.hdb(8KB)
----counter.sld_design_entry_dsc.sci(212B)
----counter.rtlv_sg.cdb(2KB)
----counter.map_bb.hdb(8KB)
----counter.hier_info(1KB)
----counter.syn_hier_info(0B)
----counter.map.bpm(675B)
----logic_util_heursitic.dat(0B)
----counter.map_bb.cdb(1KB)
----counter.rtlv_sg_swap.cdb(192B)
----counter.sgdiff.hdb(8KB)
simulation
----modelsim()
--------counter_run_msim_rtl_verilog.do.bak2(479B)
--------modelsim.ini(11KB)
--------counter_run_msim_rtl_verilog.do.bak(479B)
--------counter.vt(3KB)
--------rtl_work()
--------msim_transcript(2KB)
--------counter_run_msim_rtl_verilog.do(479B)
--------counter_run_msim_rtl_verilog.do.bak3(479B)
--------vsim.wlf(40KB)
--------counter_run_msim_rtl_verilog.do.bak1(479B)
incremental_db
----compiled_partitions()
--------counter.db_info(153B)
--------counter.root_partition.map.dpi(660B)
--------counter.root_partition.map.cdb(3KB)
--------counter.root_partition.map.kpt(483B)
--------counter.root_partition.map.hdb(9KB)
----README(653B)
counter.v
counter.eda.rpt
counter.map.summary
counter.qpf
counter_nativelink_simulation.rpt
counter.qsf
counter.flow.rpt