基于VHDL数字钟的设计

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文件名称：基于VHDL数字钟的设计

文件大小：197KB

文件格式：DOC

更新时间：2012-06-26 14:32:04

数字钟 VHDL

EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括时分秒以及星期计数模块和重置时间模块。