文件名称：Verilog自顶向下60进制计数（FPGA)
文件大小：226KB
文件格式：ZIP
更新时间：2021-05-15 17:39:49
Verilog 自顶向下 60进制计数 数码管显示
使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。
【文件预览】：
counter_60
----top.cmd_log(1KB)
----ipcore_dir()
----counter_60_summary.html(4KB)
----top_summary.xml(408B)
----top_ngdbuild.xrpt(7KB)
----iseconfig()
--------counter_60.xreport(20KB)
--------counter_60.projectmgr(5KB)
----top.bld(978B)
----top.bgn(4KB)
----top.lso(6B)
----top.bit(71KB)
----top.par(8KB)
----top.syr(18KB)
----top.ngr(17KB)
----top_map.mrp(7KB)
----top.prj(29B)
----top.ut(392B)
----top.pcf(885B)
----top.pad(6KB)
----top.ngd(68KB)
----top.ngc(44KB)
----counter_60.gise(12KB)
----top.stx(0B)
----usage_statistics_webtalk.html(40KB)
----_xmsgs()
--------bitgen.xmsgs(367B)
--------trce.xmsgs(2KB)
--------ngdbuild.xmsgs(367B)
--------pn_parser.xmsgs(746B)
--------map.xmsgs(741B)
--------par.xmsgs(2KB)
--------xst.xmsgs(2KB)
----top_guide.ncd(33KB)
----top_pad.txt(26KB)
----xlnx_auto_0_xdb()
--------cst.xbcd(1011B)
----top.twr(3KB)
----top_usage.xml(16KB)
----top_envsettings.html(14KB)
----top.xst(1KB)
----top_map.ngm(120KB)
----top.ncd(33KB)
----xst()
--------dump.xst()
--------projnav.tmp()
--------work()
----counter_60.ucf(285B)
----top_map.ncd(23KB)
----top.twx(21KB)
----top.xpi(46B)
----webtalk_pn.xml(3KB)
----webtalk.log(712B)
----top.unroutes(155B)
----top_xst.xrpt(13KB)
----counter_60.v(3KB)
----top_summary.html(9KB)
----top.drc(178B)
----top_map.map(3KB)
----top_map.xrpt(14KB)
----_ngo()
--------netlist.lst(42B)
----top.ptwx(17KB)
----top_par.xrpt(66KB)
----counter_60.xise(38KB)
----top_bitgen.xwbt(189B)
----top_pad.csv(6KB)