基于VHDL的简易数字钟的设计

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文件名称：基于VHDL的简易数字钟的设计

文件大小：85KB

文件格式：DOC

更新时间：2013-07-20 17:00:22

VHDL 数字钟的设计

整个VHDL数字钟的实验报告 介绍了利用VHDL硬件描述语言设计的简易数字钟的思路和技巧。在QuatusⅡ开发环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下载验证。仿真和验证结果表明，该设计方法切实可行，具有一定的借鉴性。