文件名称：verilog设计抢答器.doc
文件大小：298KB
文件格式：DOC
更新时间：2023-06-10 16:59:55
VERILOG
(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮。 (2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具备自锁功能，使别组的抢答开关不起作用。 （3）自锁后，用八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”并且持续3秒。 (4) 设置计分电路。 每组在开始时预置成6，抢答后由主持人计分，答对一次加1，否则减1分 。