文件名称：八位加法器设计
文件大小：454KB
文件格式：RAR
更新时间：2021-05-09 09:56:31
加法器
基于vivado开发平台使用Verilog实现四位加法器的设计然后再级联实现八位加法器
【文件预览】：
adder
----adder.cache()
--------ip()
--------wt()
----adder.runs()
--------impl_1()
--------.jobs()
--------synth_1()
----adder.srcs()
--------sources_1()
--------constrs_1()
----adder.xpr(7KB)
----adder.ioplanning()
--------constrs_1()
----adder.ip_user_files()
----adder.hw()
--------adder.lpr(343B)
--------hw_1()
--------webtalk()
----adder.sim()