c51 串转并芯片74HC595时序图的一点疑问

时间:2021-02-21 16:33:05
c51 串转并芯片74HC595时序图的一点疑问
c51 串转并芯片74HC595时序图的一点疑问

当RCK(存储寄存器时钟输入)=1时,数据输出到并行端口
如图可以看出此时QA~QH为0100 0000,我的问题是此时的QA~QH是怎么和SER(输入)联系起来的?SER这条线在这是怎么随CLK(移位寄存器时钟输入)变化的?SER在这表示的数据是什么? c51 串转并芯片74HC595时序图的一点疑问
还有在真值表中,第三行的QN=Qn-1是什么意思?
诚心请教 c51 串转并芯片74HC595时序图的一点疑问

10 个解决方案

#1


SER 就是串行输入的数据, 在SCK的上升沿被锁定到D触发器,
 按功能框图就是串起来的D触发器, 上一个D触发器的输出同时作为下一个D触发器的输入,  因此在SCK上升沿后Dn的输出就变成D(n-1)的信号

#2


那个时序图中,当RCK上升沿到来时,SER移位的数据是多少啊,我看不懂这个,感觉和输出QA-QH不一致

#3


引用 1 楼 zgl7903 的回复:
SER 就是串行输入的数据, 在SCK的上升沿被锁定到D触发器,
 按功能框图就是串起来的D触发器, 上一个D触发器的输出同时作为下一个D触发器的输入,  因此在SCK上升沿后Dn的输出就变成D(n-1)的信号



那个时序图中,当RCK上升沿到来时,SER移位的数据是多少啊,我看不懂这个,感觉和输出QA-QH不一致 c51 串转并芯片74HC595时序图的一点疑问

#4


有两级锁存, 这样在数据位移时就不会导致输出的信号抖动

#5


引用 4 楼 zgl7903 的回复:
有两级锁存, 这样在数据位移时就不会导致输出的信号抖动


能具体说下过程吗,比如说图中的SER表示的是多少,然后又是怎么在QA-QH上体现的 c51 串转并芯片74HC595时序图的一点疑问

#6


SER串行数据输入端
8个时钟将串行数据转为为完整一个字节的并行数据 D0~7
RCK将转换后的 D0~7保存到并行数据寄存器中
Qn=Qn-1 是说,数据移位,下一位的值等于上一位的值

#7


引用 楼主 flamesP 的回复:
c51 串转并芯片74HC595时序图的一点疑问
c51 串转并芯片74HC595时序图的一点疑问

当RCK(存储寄存器时钟输入)=1时,数据输出到并行端口
如图可以看出此时QA~QH为0100 0000,我的问题是此时的QA~QH是怎么和SER(输入)联系起来的?SER这条线在这是怎么随CLK(移位寄存器时钟输入)变化的?SER在这表示的数据是什么? c51 串转并芯片74HC595时序图的一点疑问
还有在真值表中,第三行的QN=Qn-1是什么意思?
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不需要纠结595内部怎么工作,理论非常简单,一个八位的串入并出器件,带锁存的多一个动作而已,在每个时钟线的上升沿,将数据线准备好的数据转换为并行输出数据,因为是八位器件,所以一个工作周期,时钟、时钟必须为八个,最后锁存端子动作,输出8位已经更新过的数据。

#8


引用 7 楼 tianxj001 的回复:
Quote: 引用 楼主 flamesP 的回复:

c51 串转并芯片74HC595时序图的一点疑问
c51 串转并芯片74HC595时序图的一点疑问

当RCK(存储寄存器时钟输入)=1时,数据输出到并行端口
如图可以看出此时QA~QH为0100 0000,我的问题是此时的QA~QH是怎么和SER(输入)联系起来的?SER这条线在这是怎么随CLK(移位寄存器时钟输入)变化的?SER在这表示的数据是什么? c51 串转并芯片74HC595时序图的一点疑问
还有在真值表中,第三行的QN=Qn-1是什么意思?
诚心请教 c51 串转并芯片74HC595时序图的一点疑问

不需要纠结595内部怎么工作,理论非常简单,一个八位的串入并出器件,带锁存的多一个动作而已,在每个时钟线的上升沿,将数据线准备好的数据转换为并行输出数据,因为是八位器件,所以一个工作周期,时钟、时钟必须为八个,最后锁存端子动作,输出8位已经更新过的数据。


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那这一段SER表示的数据是什么呢 c51 串转并芯片74HC595时序图的一点疑问

#9


引用 6 楼 worldy 的回复:
SER串行数据输入端
8个时钟将串行数据转为为完整一个字节的并行数据 D0~7
RCK将转换后的 D0~7保存到并行数据寄存器中
Qn=Qn-1 是说,数据移位,下一位的值等于上一位的值


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那这一段SER表示的是多少啊 c51 串转并芯片74HC595时序图的一点疑问

#10


SER波形根据你的输入数据确定

#1


SER 就是串行输入的数据, 在SCK的上升沿被锁定到D触发器,
 按功能框图就是串起来的D触发器, 上一个D触发器的输出同时作为下一个D触发器的输入,  因此在SCK上升沿后Dn的输出就变成D(n-1)的信号

#2


那个时序图中,当RCK上升沿到来时,SER移位的数据是多少啊,我看不懂这个,感觉和输出QA-QH不一致

#3


引用 1 楼 zgl7903 的回复:
SER 就是串行输入的数据, 在SCK的上升沿被锁定到D触发器,
 按功能框图就是串起来的D触发器, 上一个D触发器的输出同时作为下一个D触发器的输入,  因此在SCK上升沿后Dn的输出就变成D(n-1)的信号



那个时序图中,当RCK上升沿到来时,SER移位的数据是多少啊,我看不懂这个,感觉和输出QA-QH不一致 c51 串转并芯片74HC595时序图的一点疑问

#4


有两级锁存, 这样在数据位移时就不会导致输出的信号抖动

#5


引用 4 楼 zgl7903 的回复:
有两级锁存, 这样在数据位移时就不会导致输出的信号抖动


能具体说下过程吗,比如说图中的SER表示的是多少,然后又是怎么在QA-QH上体现的 c51 串转并芯片74HC595时序图的一点疑问

#6


SER串行数据输入端
8个时钟将串行数据转为为完整一个字节的并行数据 D0~7
RCK将转换后的 D0~7保存到并行数据寄存器中
Qn=Qn-1 是说,数据移位,下一位的值等于上一位的值

#7


引用 楼主 flamesP 的回复:
c51 串转并芯片74HC595时序图的一点疑问
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当RCK(存储寄存器时钟输入)=1时,数据输出到并行端口
如图可以看出此时QA~QH为0100 0000,我的问题是此时的QA~QH是怎么和SER(输入)联系起来的?SER这条线在这是怎么随CLK(移位寄存器时钟输入)变化的?SER在这表示的数据是什么? c51 串转并芯片74HC595时序图的一点疑问
还有在真值表中,第三行的QN=Qn-1是什么意思?
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不需要纠结595内部怎么工作,理论非常简单,一个八位的串入并出器件,带锁存的多一个动作而已,在每个时钟线的上升沿,将数据线准备好的数据转换为并行输出数据,因为是八位器件,所以一个工作周期,时钟、时钟必须为八个,最后锁存端子动作,输出8位已经更新过的数据。

#8


引用 7 楼 tianxj001 的回复:
Quote: 引用 楼主 flamesP 的回复:

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当RCK(存储寄存器时钟输入)=1时,数据输出到并行端口
如图可以看出此时QA~QH为0100 0000,我的问题是此时的QA~QH是怎么和SER(输入)联系起来的?SER这条线在这是怎么随CLK(移位寄存器时钟输入)变化的?SER在这表示的数据是什么? c51 串转并芯片74HC595时序图的一点疑问
还有在真值表中,第三行的QN=Qn-1是什么意思?
诚心请教 c51 串转并芯片74HC595时序图的一点疑问

不需要纠结595内部怎么工作,理论非常简单,一个八位的串入并出器件,带锁存的多一个动作而已,在每个时钟线的上升沿,将数据线准备好的数据转换为并行输出数据,因为是八位器件,所以一个工作周期,时钟、时钟必须为八个,最后锁存端子动作,输出8位已经更新过的数据。


c51 串转并芯片74HC595时序图的一点疑问
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#9


引用 6 楼 worldy 的回复:
SER串行数据输入端
8个时钟将串行数据转为为完整一个字节的并行数据 D0~7
RCK将转换后的 D0~7保存到并行数据寄存器中
Qn=Qn-1 是说,数据移位,下一位的值等于上一位的值


c51 串转并芯片74HC595时序图的一点疑问
那这一段SER表示的是多少啊 c51 串转并芯片74HC595时序图的一点疑问

#10


SER波形根据你的输入数据确定