1 目录
（a）IC简介
（b）数字IC设计流程
（c）Verilog简介
（d）Vivado综合策略六
（e）结束
1 IC简介
（a）在IC设计中，设计师使用电路设计工具（如EDA软件）来设计和模拟各种电路，例如逻辑电路、模拟电路、数字信号处理电路等。然后，根据设计电路的规格要求，进行布局设计和布线，确定各个电路元件的位置和连线方式。最后，进行物理设计，考虑电磁兼容性、功耗优化、时序等问题，并生成芯片制造所需的掩膜信息。
（b）IC设计是芯片设计的核心部分，它涉及到电路设计、布局设计、物理设计等多个层面，旨在将各种功能电路集成到一个小尺寸的芯片中，以实现高度集成、高性能和低功耗的目标。
2 数字IC设计流程
（a）规格定义：根据应用需求，定义芯片的功能规格、性能指标和接口要求。
（b）体系结构设计：设计芯片的整体结构，包括信号处理、控制逻辑和存储等模块的划分和组织方式。
（c）RTL设计：使用硬件描述语言（如Verilog或VHDL）将芯片的功能转化为RTL（Register Transfer Level）级别的代码。RTL设计包括逻辑设计和功能仿真。
（d）综合与优化：将RTL代码综合为门级电路网表，并进行优化，以满足性能、功耗和面积等指标。
（e）布局与布线：按照优化后的电路网表进行布局设计，包括各个电路模块的相对位置和尺寸，然后进行布线，确定电路连接的路径。
（f）物理验证：进行电气规则检查（DRC，Design Rule Checking）和布局准则检查（LVS，Layout Versus Schematic）等物理验证，确保芯片布局满足制造要求和设计规范。
（g）静态时序分析：对芯片进行静态时序分析，包括时序路径约束设置、时钟域划分和时序收敛验证等，确保时序要求得到满足。
（h）动态仿真：对芯片进行功能仿真和时序仿真，验证设计的正确性和性能指标。
（i）特殊测试集成：设计与集成芯片的测试电路和测试接口，以便进行后续的芯片测试和故障排查。
（j）版图设计：生成芯片的版图设计，包括金属线层的规划、设计规则的设置等。
（k）模拟仿真与验证：对设计中的模拟电路进行仿真和验证，确保其性能和稳定性。
（m）芯片加工与制造：将设计好的芯片版图提交给芯片制造厂商，进行芯片的制造和封装。
3 Verilog简介
（a）Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
（b）Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
（c）Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。
4 Vivado综合策略六
Q6：Vivado综合策略六
A6-1：Vivado综合策略如图1；
图1 Vivado综合策略
A6-2：-resource_sharing选项
（1）-resource_sharing选项用于对算数运算（加法、减法和乘法）实现资源共享，以节约LUT资源，有3个值：auto、off和on，默认是auto。
（2）默认情况下，将resource_sharing设置为auto即可。
A6-3：加法共享测试代码如下：
module top #(
parameter DW = 8
)(
input [DW-1:0] opa,
input [DW-1:0] opb,
input [DW-1:0] opc,
input op,
output [DW:0] res
);
assign res = (op == 1'b1)? opa+opb:opa-opc;
endmodule
A6-4：-resource_sharing结果如图1；
图1
注：对比前后两个加法电路，很明显后者占用资源少（面积）；
总结：resource_sharing设置为auto即可，FPGA验证不需要考虑面积；
5 结束
（a）希望阅读笔者的博客可以对您有所帮助；
（b）希望读者可以快速学习IC或FPGA这门技术；
（c）如果需要技术沟通，可以联系笔者。希望对你有帮助，如果遇到问题，可以一起沟通讨论，邮箱：jhqwy888@。