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前言：
FPGA详细开发总体流程
第1步：系统功能设计（硬件电路设计与芯片选型）
第2步：设计输入（FPGA编程）
第3步：综合前-功能仿真
第4步：逻辑综合
第5步：综合后-功能仿真
第6步：实现与布局布线
第7步：时序仿真与验证
第8步：板级仿真与验证
第9步：芯片程序下载与调试
前言：
FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。
FPGA详细开发总体流程
第1步：系统功能设计（硬件电路设计与芯片选型）
在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。
系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。
一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。
选择好FPGA芯片后，下一步就可以进行FPGA编程了。
第2步：设计输入（FPGA编程）
设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。
常用的方法为硬件描述语言(HDL)和原理图输入方法等。
（1）原理图输入方式：是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画成原理图。
- 这种方法虽然直观且易于仿真，但效率很低，不易维护，不利于模块构造和重用。
- 其更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要做一定的改动。
（2）HDL语言输入方式：目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。
普通HDL有ABEL、CUR等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。
而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。
- 这两种语言都是美国电气与电子工程师协会(IEEE)的标准，
- 其共同的突出特点是语言与芯片工艺无关，
- 利于自顶向下设计，
- 便于模块的划分与移植，可移植性好，
- 具有很强的逻辑描述和仿真功能，
- 而且输入效率很高。
备注：
后续我们重点讨论通过HDL语言描述FPGA硬件电路。
（3）编译
编译就是检查HDL语言描述的正确性，并转换为与目标硬件无关的门电路的过程。
这一步，通常有集成开发环境来完成。
第3步：综合前-功能仿真
功能仿真，也称为前仿真。
是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。
仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量(即将所关心的输入信号组合成序列)，仿真结果将会生成报告文件并输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回修改逻辑设计。
此时，直接使用高层的抽象硬件资源，这些高层资源提供了高层的外部行为描述，并没有转换底层的“门”电路。相当于底层的门电路是“打桩”。
常用的工具有Model Tech公司ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog及NC-VHDL等软件。功能仿真虽然不是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步。
第4步：逻辑综合（开发工具自行完成）
所谓逻辑综合就是将用HDL语言描述的较高级抽象层次的硬件资源转化成较低层次门电路的描述。
编译是通用CPU软件的说法，综合是FPGA编程的说法。
综合优化根据目标与要求优化生成的逻辑连接，使层次设计平面化，以便用FPGA布局布线软件进行实现。综合是后续布局、布线的基础。
综合优化是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表（相当于CPU程序的*.o文件），而并非真实的门级电路。
网表：是网络连接和联系的表示,其内容主要是电路图中各个元件类型、封装信息、连接流水序号等数据连接信息。
真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术，所有的综合器都可以支持这一级别的综合。
常用的编译工具有Synplicity公司的Synplify/Synplify Pro软件以及各个FPGA厂家自己推出的综合开发工具。
第5步：综合后-功能仿真
综合后仿真检查综合结果是否与原设计一致。
在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中，可估计门延时带来的影响。
但这一步骤不能估计线延时，因此估计结果和布线后的实际情况还有一定的差距，并不十分准确。
目前的综合工具较为成熟，一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题所在。
在功能仿真中介绍的软件工具一般都支持综合后仿真。
第6步：实现与布局布线
实现：是将综合生成的逻辑网表配置或指派的到具体的FPGA芯片上。前面的功能性仿真是没有指定具体的FPGA型号的，也没有指定功能模块的布局和布线。
布局布线是FPGA设计中非常重要的一个环节。
布局：是指将逻辑网表中的硬件原语（HDL语言描述的硬件电路）和底层单元（FPGA的逻辑资源）合理地配置到具体型号的芯片内部的固有硬件结构，这往往需要在速度最优和面积最优之间进行选择。
布线：是指根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。
目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。
由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须采用芯片开发商提供的工具。
布局：FPGA内部的功能模块在FPGA内部的物理分布（而不是逻辑分布）。
布线：把功能模块通过电子线路（铜导线）按照一定的走线方式连接起来。
FPGA的布局布线的过程，相当于硬件PCB板设计中的布局布线过程。
第7步：时序仿真与验证
时序仿真，也称为后仿真，“后”是相对于前面的功能仿真而言的。
时序仿真与功能仿真最重要的区别是，时序仿真需要叠加电子传输线路的传输延时信息，当然，延时信息也是人为根据实际系统的特性添加的，而不是硬件电路传输线路的实际延时。
时序仿真是指将布局布线的延时信息反标注到设计网表中，用来来检测FPGA的设计有无时序违规(即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等)现象。
时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。
由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。
在功能仿真中介绍的EDA软件工具一般都支持综合后仿真。
第8步：板级仿真与验证
板级仿真是指利用EDA工具，对包括FPGA在内的整个电路板硬件进行仿真。
一般都用第三方工具进行仿真和验证，因为该仿真不仅仅需要FPGA，还包括整个硬件电路板上其他ASIC芯片。
板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析。
（1）信号完整性（英语：Signal integrity, SI）是对于电子信号质量的一系列度量标准。
在数字电路中，一串二进制的信号流是通过电压（或电流）的波形来表示。
然而，自然界的大部分信号实际上都是模拟的，而非数字的，所有的信号都受噪音、扭曲和损失影响。在短距离、低比特率的情况里，一个简单的导体可以忠实地传输信号。而长距离、高比特率的信号如果通过几种不同的导体，多种效应可以降低信号的可信度，甚至使得设备不能正常工作。
信号完整性工程是分析和缓解上述负面效应的一项任务，在所有水平的电子封装和组装，例如集成电路的内部连接、集成电路封装、印制电路板等工艺过程中，都是一项十分重要的活动。
信号完整性考虑的问题主要有振铃（ringing）、串扰（crosstalk）、接地反弹、扭曲(skew)、信号损失和电源供应中的噪音。
通过信号完整性分析，可以看到硬件电路中信号传输过程中的畸变。
（2）电磁干扰：EMI
电磁干扰（Electromagnetic Interference，EMI）是干扰电缆信号并降低信号完好性的电子噪音，EMI通常由电磁辐射发生源如马达和机器产生。
电磁干扰EMI(Electromagnetic Interference)，有传导干扰和辐射干扰两种。传导干扰是指通过导电介质把一个电网络上的信号耦合（干扰）到另一个电网络。辐射干扰是指干扰源通过空间把其信号耦合（干扰）到另一个电网络。在高速PCB及系统设计中，高频信号线、集成电路的引脚、各类接插件等都可能成为具有天线特性的辐射干扰源，能发射电磁波并影响其他系统或本系统内其他子系统的正常工作。
所谓“干扰”，电磁兼容指设备受到干扰后性能降低以及对设备产生干扰的干扰源这二层意思。
第一层意思如雷电使收音机产生杂音，摩托车在附近行驶后电视画面出现雪花，拿起电话后听到无线电声音等，这些可以简称其为与“BC I” “TV I” “Tel I”，这些缩写中都有相同的“I”（干扰）（BC：广播）
其次是“电磁”。电荷如果静止，称为静电。当不同的电荷向一致移动时，便发生了静电放电，产生电流，电流周围产生磁场。如果电流的方向和大小持续不断变化就产生了电磁波。
电以各种状态存在，我们把这些所有状态统称为电磁。
备注说明：
电磁干扰对高速数字通信以及模拟信号的影响较大
而对于短距离或低速数字系统影响较小，因为数字本身就具备了天然的抗干扰的能力。
第9步：芯片程序下载与调试
（1）程序下载
设计的最后一步就是芯片编程（把程序下载目标FPGA中）与调试。
芯片编程是指产生使用的数据文件(位数据流文件，Bitstream Generation)，类似与CPU软件的可执行文件。有时候也称为FPGA image。
然后将编程数据下载到FPGA芯片中。
（2）程序下载驱动
其中，芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。
（3）程序下载硬件接口
- JTAG接口
- CPU local bus总线接口
（4）外置逻辑分析仪设备调试
逻辑分析仪(Logic Analyzer，LA)是FPGA设计的主要调试工具，但需要引出大量的测试引脚，且其价格昂贵。
（5）内置的在线逻辑分析仪调试--推荐使用
目前，主流的FPGA芯片生产商都提供了内嵌的在线逻辑分析仪(如Xilinx ISE中的ChipScope、Altera QuartusII中的SignalTapII以及SignalProb)来解决上述矛盾，它们只需要占用芯片少量的逻辑资源，具有很高的实用价值。
（6）系统调试
与上层软件、其他芯片整合在一起进行功能测试和验证。
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