[Digital IC]NMOS逻辑文献笔记

[文献名] J. P. Ellul and M. . Copeland, “MOS capacitor pull-up circuits for high-speed dynamic logic,” IEEE Journal of Solid-State Circuits, vol. 10, no. 5, pp. 298–307, Oct. 1975.

[相关观点]

(1)基础反相器，如下图所示：

 

传统的反相器负载由电阻组成，在这里利用电容CL作为负载，CO代表了除CL以外的输出电容，当输入信号变化时，由CL和CO的分压将会引起结点D电压的变动，当输入为逻辑1时，晶体管到地的通路打开，其延迟由两只电容器决定，因此此时输出为逻辑0，当输入为0且时钟沿到来，时钟为两只电容充电，其D输出电压由两只电容大小的比例所决定。同时这个电路也可以使用有重叠的时钟来驱动。

通过这个电路的设计可以防止存在有静态电流的通路，但是需要制作电容器，这对VLSI来说不实际。

 

[文献名] T. Masuhara, M. Nagata, and N. Hashimoto, “A high-performance N-channel MOS-LSI using depletion-type load elements,” in Solid-State Circuits Conference. Digest of Technical Papers. 1971 IEEE International, 1971, vol. XIV, pp. 12–13.

[相关观点]

E/D NMOS反相器特性如下图所示：

 

利用耗尽型和增强型NMOS管进行反相器设计有如下优点：

1.截断时其输出电压等于供电电压；

2.为了获得更好的噪声容限曲线，可以利用公式对宽长比进行调整；

3.这是一个无比逻辑，在面积密度上对比传统有比电路有优势。另外还具有以下优势：单供电轨，上拉至VDD的能力比增强型的负载强，也比P管负责要强这是因为

1.利用了耗尽型负载形成了一个恒流源；

2.NMOS原生的高电子迁移率；

 

[文献名] M. Furuie, B.-Y. Song, Y. Yoshida, T. Onoye, and I. Shirawaka, “Layout generation of array cell for NMOS 4-phase dynamic logic,” in Design Automation Conference, 2000. Proceedings of the ASP-DAC 2000. Asia and South Pacific, 2000, pp. 529–532.

[相关观点]

(1)引言：CMOS在时下应用广泛，其结构为NMOS和PMOS在VDD和VSS之间进行串接，因此，当输入的信号交变时，就会有一个短路电流从VDD流到VSS，其功耗也伴随着时钟的频率所增大。传输管逻辑被看作是一个解决上述的方案，但是缺乏对微型化和低电压下的鲁棒性。

下图是四相NMOS逻辑的拓扑，对于4相NMOS逻辑来说有以下优点：消除了短路电流，拥有较小的电容负载，较小的晶体管数目，无比逻辑晶体管版图。

 

对于类型1来说，当PH1到来时进行求值操作，若逻辑块导通，则输出电荷经下拉网络到地，输出电压为0。当PH3到来后，PH1已关闭，下拉网络关闭，PH3时钟通过上拉网络对输出结点充电，预充电为高电平。

对于类型2来说，当在第一个相位时钟时，ph1和ph12同时为高，下拉网络截断，ph1通过上拉管对结点进行充电，在第二关相位时钟时,ph1变低，ph12仍然为高，若逻辑块导通，就输出电荷经下拉网络到地，否则维持高电平。

动态逻辑虽然有着功耗小，消耗晶体管数目小的优点，但是其电荷重分布问题依然有可能使其逻辑失效。

 

[文献名] A. K. Mrunal, M. A. Shirasgaonkar, and R. Patrikar, “Stacked Active Loads For Low Power, High Speed GaAs Digital Circuits (SALFL),” in IEEE Asia Pacific Conference on Circuits and Systems, 2006. APCCAS 2006, 2006, pp. 1488–1491.

[相关观点]

 (1)引言：砷化镓器件对比传统硅工艺有着无与伦比的速度优势，硅工艺在室温下的电子迁移率大约是1400cm2/V·S，而镓可以达到8800cm2/V·S，这表示砷化镓设计更适用于高速电路例如射频收发器，存储器等。但是存在一个问题，虽然镓的电子迁移率很高但是空穴迁移率比硅工艺还要低，由于两者间落差太大，互补拓扑将不能充分发挥其性能，需要寻求新的电路设计。

若只用NMOS管进行设计，则会出现高功耗和大电流的问题。对于被动元件电阻有扩散，电荷注入方法等；薄膜电阻的密度比较低，且他们受工艺和温度的影响比较大，因此有源负载在设计中相当重要。

尽管前人对于单极电路已经设计出BFL和DCFL两种拓扑，其低功耗性能还有待提高。最近，基于便携式系统的需要相当强烈，低功耗性能已经在设计中相当重要。

 

(2)SALFL的运作：耗尽型下的晶体管可以看做是一个电流源，其电流和电阻由以下公式表出：

 

 

当以单个晶体管连接至VDD与地时，其I-V(供电)曲线为一平方律曲线如下图所示：

 

利用两只管进行上下串接后，如下图所示：

 

单管的Vds产生变化，新的Vds会小于供电轨VDD，因此其电流需要重新计算：

 

晶体管经串接后，电流有所减少。另外，这种串接方式还有一个优点，就是由于负载管的等效电阻增大，因此在驱动管导通时其低电平电压能有所下降，能提供更好的噪声容限。总结来说，这种叠加耗尽型NMOS管的设计利用了晶体管中关于Vds的二级效应，当Vds有所减少，则电流会有所减少，但其前端还存在一个1的系数相乘，因此只能部分地解决功耗问题。

 

 

[文献名] T.-C. Huang and K.-T. Cheng, “Design for Low Power and Reliable Flexible Electronics: Self-Tunable Cell-Library Design,” Journal of Display Technology, vol. 5, no. 6, pp. 206–215, Jun. 2009.

[相关观点]

(1)引言：柔性电子的应用包括：RFID，生物传感器，无线电力，电子皮肤，电子纸，柔性显示。其相对于硅工艺的优势：低制造成本，廉价的柔性衬底例如塑料。对于TFT的主要技术挑战是缺少互补器件，长时间稳定性较差，需要高压供电。

 

(2)前人的工作：1.零点连接的缺点：非对称的转移曲线造成的低噪声容限，较慢的开关速度，需要常开的TFT，有比逻辑。2.带有电平位移和二极管连接的反相器：如下图所示：

 

缺点包括：由于电平位移而造成的更大功耗，附加的VSS供电和更复杂的电路，非全摆幅，输出电压取决于晶体管宽度比。

 

(3)伪CMOS反相器：为了利用柔性电子获得更好的鲁棒性和低功耗的数字电路，一个理想的元件库应有以下特性：1.低供电电压 2.高噪声容限 3.高开关速度 4.后加工可调性 5.柔性衬底兼容度。伪CMOS反相器的设计如下：

 

当输入信号为0时，M4和MDN都会关断，而VIM会被上拉至Vss-|VTH|。MUN会被导通，而输出会被上拉至VSS-2|VTH|。为了获得轨到轨的性能，Vss可以设置到比VDD高两个阈值电压。而当输入为高时，M4，MDN导通，VIM处于一个下拉电压使MUN截止。

在其5阶环形振荡器的功耗评测中，在VDD小于8V时，伪CMOS消耗的功率比两管零点连接要低，在大于8V后，零点连接的功耗指标最好。

 

[文献名] H. Yin, S. Kim, J. Park, I. Song, S.-W. Kim, J. Hur, S. Park, S. Jeon, and C. J. Kim, “High performance low voltage amorphous oxide TFT Enhancement/Depletion inverter through uni-/bi-layer channel hybrid integration,” in Electron Devices Meeting (IEDM), 2009 IEEE International, 2009, pp. 1–4.

[相关观点]

(1)引言：对于大规模逻辑电路的整合来说，高性能表现的TFT反相器是其基石。前人已经在器件级开发出很多P型器件，但是其制作出的电路性能相当差。

 

(2)结构和集成：基于一般的器件和电路理论分析，E/D结构中的Vth应该被限制以获得最好的电路应用。基于硅的晶体管通过注入离子能够严格控制好Vth。在评测数据中，E/D架构的环形震荡器在5V的供电下功耗为20mW，而BST结构则需要90mW。

 

[文献名] T.-C. Huang, K. Fukuda, C.-M. Lo, Y.-H. Yeh, T. Sekitani, T. Someya, and K.-T. Cheng, “Pseudo-CMOS: A Design Style for Low-Cost and Robust Flexible Electronics,” IEEE Transactions on Electron Devices, vol. 58, no. 1, pp. 141–150, Jan. 2011.

[相关观点]

(1)前言：薄膜晶体管被认为是柔性电子的理想候选者，因为它有着在柔性上的低温低成本兼容性。对于打印方法，TFT性能经常会遭受制造过程的变化，偏置压力影响，造成性能下滑和长期的非稳定性。

传统的设计风格，例如二极管连接和电阻负载，有着高静态电流和差的噪声容限等问题，因为他们先天有着有比逻辑的特性。有些方法可以解决这些问题不过只对特定的晶体管使用例如耗尽型模式，双栅，双阈值电压。

 

(2)前人的工作：NMOS逻辑曾经在PMOS管性能未成熟前一度流行。1.电平位移器和二极管连接的组合能够调整VTRIP至VDD/2使VTC拥有最好的特性，且调整电压VSS一般高于供电电压VDD，这种设计，虽然比零点连接设计速度要快，但是也需要消耗更高功耗由于它有比逻辑的本质和一个下拉电流，在另一个方面来说，零点连接反相器拥有更低的功耗但是以速度慢，噪声容限小作为代价。

 

(3)伪CMOS：伪E和伪D的设计如下：

 

其中，伪D电路由输出管MUN、MDN，前级管M3、M4构成，在有机TFT的测试中，伪D在M4打开时的静态功耗为5.39nW，而CMOS为<1nW，因此两种电路间依然存在差距。

 

 

[文献名] S. Mishra and S. Bhanja, “Evaluation of circuit styles and VLSI logic designs of pentacene OTFTs,” in 2012 IEEE 55th International Midwest Symposium on Circuits and Systems (MWSCAS), 2012, pp. 121–124.

[相关观点]

(1)引言：指出时下关于有机VLSI的研究很多关注在器件特性，电路级的评测暂时还是很缺乏。

 

(2)前人的工作：主要总结了以下几个设计的电路：1.电平位移二极管连接 2.伪CMOS 3.自举反相器 4.双栅 5.双阈值。

 

(3)评测结果：在反相器方面，零点连接和伪D可以工作在超低功耗下而且能够提供全摆幅。对比两者，零点连接有着一个更低的延迟和较短的上升/下降时间。同样的在NAND和NOR的评测中也可以看到零点连接和伪D具有低功耗的特性。在环形振荡器的评测中，零点连接和伪D同样表现出对比其余两种二极管连接拓扑低功耗的特性。