allegro小技巧
1. 鼠标设定: 在ALLEGRO视窗LAYOUT时,每执行一个指令例：Add
connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.
1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对
话方块将滑鼠指标移到预设按钮”设置
2. Text path设置: 在ALLEGRO视窗LAYOUT时,不能执行一些指令：Show
element, Tools>report…
1) 应急办法：蒐寻一个相应的log 文档copy 到档案同一路径即可.
2) Setup>User Preference 之Design_Paths>textpath 项设為：
C:\cadance\PSD_14.1\share\pcb/text/views 即可.
3. 不能编辑Net Logic.
1) Setup>User Perference 之项选择logic_edit_enabled,点选為允许编辑Net
Logic, 默认為不能编辑Net Logic.
4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何
消除?
1) logo 中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写
在ETCH 层,可消除K/L error.
2) 有些可忽略的P/P,P/L 的error,可给那些pin 增加一个property---NO_DRC,
操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK
5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?
1) “NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定
Same net DRC 為off.
6. 如何Add new subclass:
1) Setup>Subclass 之Define Subclass 窗口选Class,点add”New subclass”
通常用到的new subclass 有：Geometry\Board Geometry\之Top_notes,
Bottom_notes, Gnd_notes, Vcc_notes 等。其作用為gerber 中Log 之Title/Page
name 所放层面。
7. 对differential pair nets 之”net space type” properties应怎样设
定？
1) 先设定对net 设定一differential pair property,
2) 再在constraints system 控制面板中选择spacing rule nets 栏的attach
property nets,并在allegro 窗口control panel的find by name 下选择property,
3) 选取相应property,
4) 再对其套用spacing rule 即可.
8. Hilight时的两种不同的显示方式（实线和虚线）
1) 在setup>user preferences>display 中,勾上display_nohilitefont,则以实线显
示,不勾则虚线显示,实线比较容易看清
9. 怎样更新Allegro layout窗口下的tool bar和display option设定
1) View>customization>tool bar 中,勾上欲显示在窗口中的内容;欲锁住右边
display option 窗口,在view>customization>display option 中选locked_right.这
样重开一个ALLEGRO 窗口时就会恢复上一次的设定.
10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and
Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决.
1) 关掉Allegro 程式然后删掉\pcbenv 路径下的allegro.geo,再进Allegro 就会
重设其视窗
2) 将Allegro.geo 档中的Form.cvf_main 改其值60 40 0 430
11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决？ 可能的情
况：环境变数中将temp路径设成了桌面
1) 环境变数中将temp 应设成:%USERPROFILE%\Local Settings\Temp
2) Setup>User Perference 之Design_Paths>textpath 项设成了桌面
12. 当我们要RENAME背面元件时不成功
1) 选Edit/property,选中背面所有元件（FIND 中选component）,分配一个
auto_rename 属性,然后再rename 一次.
13. Rename
1) Setup/user preference editor/misc/fst_ref_des 可以设数值如501，它代表
的意思是元件Rename 后是从501开始如C501,R501等等。
14. 我们在走线时﹐经常碰到这样的问题﹒走线时候我们渴望RATS显示随著
走线而改变﹐以便走线﹒ Setup/Drawing options之Display中的
Ratsnest Points有两选项﹕
1) Pin to Pin (Rats 在Pin 之间显现)
2) Closest end point (Rats 随走线改变显示)
15. 怎样复制多个有规律的VIA
1) 点COPY 在右命令栏X,Y 中输入VIA 的个数,则间距以PIN 舆PIN 之间距為准.
16. 有时打开allegro窗口,menu会反白无效.
1) 将不是系统路径(c:\cadence\psd_14.1\share\pcb\text\cuimenus)下的men
文档删除,再更新系统路径下的men 文档,
2) 再重新开一个allegro 窗口.
17. Stroke的使用
1) Setup>User Preferences…>UI:no_dragpopup, 若勾选用右键画stroke 图
形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke 功能18. 如
何将Help file、可执行程式掛在Allegro Menu 上？
1) 将\Layoutserver\F\User\14747\Menu File 下的*.men 档Copy to:
C:\Cadence\PSD_14.1\Share\Pcb\Text\cuimenus 下,
2) 将\Pcb_server2\Pcbl\Help File\下的Help file Copy to
C:\Cadence\PSD_14.1\Share\Pcb\Help 下。掛上去的Help file 就可以执行了。
19. Menu之Path设置。
1) Setup>User Preferences 之Ui_paths 选menupath 项，其默认Path 為当前
路径和C:\Cadence\PSD_14.1\Share\Pcb\Text\cuimenus，当你要改变Menu 时，
建议新增一个Menu 路径以防损坏系统的Menu.
20. env中快捷键的保留
1) 将C:\Pcbenv 下的env 档中alias 项Copy to:
C:\Cadence\PSD_14.1\Share\Pcb\Text 下的env 档中。即可保留你在env 中的
快捷键设置。
21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法
打开
1) 在SETUP/下的CLIPPATH 路经只设当前路径﹐别的去掉
22. 定义某部分区域不能有测试点
1) 在Manufaturing/no_probe_bottom 这层加上一块SHAPE 则可.当用
Route/Testprep/create Probe 来create 这块区域的测试点时会失败，出现的提
示為：Pin out of bounds.
23. Allegro Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐
即使删掉该pad重新叫进来也不能update﹒
1) 把该pad 的坐标先记下来﹐然后把该种pad 删掉﹐
2) 选toos/PADStack/modify design PADStack…在弹出的窗口中选
purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad 就ok 了.
24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC
上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小
了来走也会產生L/W的错误.
1) 在设这些信号的rule 时,在constrain system master 下的physical
(line/vais)rule set etch value 下,把min line width 设為VCC, GND 等信号一般要
走的线宽值,
2) min neck width 设為那些特殊IC 能走的线宽值,
3) max neck length 设為这段线宽减少了的线可以走多长.
4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC 上的VCC,GND
等信号的线宽改為刚才所设的那个min neck width 值而不会出错.
25. 做零件时无法放置PAD
1) 可能是右边display 窗口的option 栏: Inc 和Text block 项数字為零﹐将其改
為自然数则可
26. 做金手指零件时﹐REF＊等五项内容摆放的层面（Assembly_Top OR
Assembly_Bottom）
1) 当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在
Assemble_top 层﹔
2) 当金手指的两面分开来做成两个零件﹐对於Top 层的零件﹐其REF＊等五项
内容放在Assembly_Top 层﹐对於Bottom 层的零件﹐其REF＊等五项内容放在
Assembly_Bottom 层
27. 在board file中replace不同封装的零件?
1) 先给要replace 的零件增加一属性----Edit/Property, 选择temporary package
symbol, apply.
2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace 的
零件要与原来的temporary symbol 的pin count 一样
28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function
未找到等资讯。
1) 将\Pcbenv\下的不常用之skill file delete 掉，把Allegro.ilint 档内的相应之
Load “*.il”行delete 掉。
29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.
1) 在setup>drawing size>type 去变换工作平臺的格式到可以使用Z_COPY 的
格式,用后再变回来即可.可省去subdrawing 的繁琐.
30. 如何保护自己的Project。
1) Allegro14.2中Allegro Design Expert 之Editor. File>Properties 选择
Password. 输入密码，再钩选Disable export of design data 项，这样你的Project
就不会被人盗用了。
31. 在Allegro14.2中不能执行dbfix指令。
1) Dbfix 为Allegro14.1中用来Repair errors 的****程式，而在Allegro14.2中将
这些Check& Repair errors 的功能集中在DB Doctor 这一个****程式中。DB
Doctor 可以Check& Repair 各类型的errors 它支援各种类型的layout 档案格式，
像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair 所有
errors.
32. Allegro Utilities****程式介绍
1) Allegro to SPECCTRA: SPECCTRA Automatic Router
2) Batch DRC: 移除板子内所在DRC marks，只是移除mark 而以，若要layout
须Run Update DRC.
33. 如何避免测点加到Bottom层的零件内。
1) 一般情况下测点都加在Bottom 层，即layer 选Bottom.在运行加测点时
Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据
零件之Assembly 侦测是否有湞点在零件内。已加在零件内的湞点将无效。
34. 如何一次性highlight没有加测点的net
1) 方法一：在运行完Route>Testprep>Auto…之后，highlight 所有net,然后关
掉所在层面，只开Manufacturing>PROBE_BOTTOM,之后以框选方式dehilight
所有net,再打开需要之层面，剩下的highlight net 即为未加测点之net.
2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入
hl_npt 即可一次性highlight 没有加测点的net. 前提是…\pcbenv\下面有
hl_npt.il skill file.
35. CRTL键在Allegro中的使用。
1) 在执行逐个多选指令像Hilight、其他命令之Temp Group 时，按住CRTL 键
可以实现反向选择的功能，即执行Hilight 时，按CRTL 键时为Dehilight, 执行其
他命令之Temp Group 时按CRTL 键为取消选择。
36. 通过show element之report档产生一个list file.
1) Display>Show element 框选目标net or symbol etc，则产生一个Report 视
窗，将其另存为一个txt 档，即为一个list file.这一list file 可用於Hilight 一组线，
Delete 一组symbol,此作法比设定Group 或定议Bus name 更为灵活。
37. 固定Report窗口以便显示多个Report 窗口
1) 在Report 窗口选File>Stick,该窗口即可固定﹐再执行Report 指令时﹐该窗
口将不会被覆盖
38. 中间键之放大缩小的设定
1) Setup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击
中间键时只可一次性Zoom 窗口﹐默认状态时﹐点击中间键可随意zoom 窗口
39. Show element时不显示manhattan etch length
1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value 栏
Key 入1就可以Show element 时不显示manhattan etch length,此设置对有
NO_RAT 属性的net 不适用
2) 一般情况下超过50 pins 的net,比如GND 等power net, Show element 时不
显示manhattan etch length
26、非电气引脚零件的制作
1、建圆形钻孔：
（1）、parameter：没有电器属性（non-plated）
（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊
层都是null。
注意：regular pad 要比drill hole 大一点。
27、Allegro建立电路板板框
步骤：
1、设置绘图区参数，包括单位，大小。
2、定义outline 区域
3、定义route keepin 区域（可使用Z-copy 操作）
4、定义package keepin 区域
5、添加定位孔
28、Allegro定义层叠结构
对于最简单的四层板，只需要添加电源层和底层，步骤如下：
1、Setup –> cross-section
2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介
质，一般为FR-4
3、指定电源层和地层都为负片（negtive）
4、设置完成可以再Visibility 看到多出了两层：GND 和POWER
5、铺铜（可以放到布局后再做）
6、z-copy –> find 面板选sh ape（因为铺铜是shape） –> option 面板的copy t o
class/subclass 选择ETCH/GND（注意选择create dynamic shape）完成GND 层
覆铜
7、相同的方法完成POWER 层覆铜
Allegro生成网表
1、重新生成索引编号：tools –> annotate
2、DRC 检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro 文件夹，
可以看一下session log 内容。
29、Allegro导入网表
1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置
导入网表对当前设计的影响）
2、选择网表路径，在allegro 文件夹。
3、点击Import Cadence 导入网表。
4、导入网表后可以再place –> manully –> placement list 选components by
refdes 查看导入的元件。
5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置
元件采用的是非电气栅格点。
6、设置drawing option，status 选项会显示出没有摆放元件的数量，没有布线
的网络数量
30、Allegro手工摆放元件
1、place –> manully –> components by refdes 可以看到工程中的元件，可以
利用selection filters 进行筛选。另外也可以手工摆放库里的元件。还可以将对
话框隐藏（hide），并且右键–> show 就可以显示了。
2、如何镜像摆放到底层？
方法一：先在option 选mirror，在选器件
方法二：先选器件，然后右键–> mirror
方法三：setup –> drawing option –> 选中mirror，就可进行全局设置
方法四：对于已摆放的零件，Edit –> mirror 在find 面板选中symbol，再
选元件
这样放好元件后就会自动在底层。
3、如何进行旋转？
方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键–>
rotate 就可以旋转
方法二：摆放的时候进行旋转，在option 面板选择rotate
35、Allegro快速摆放元件
1、开素摆放元件：place –> quickplace –> place all components
2、如何关闭和打开飞线？
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线
打开飞线：Display –> Show Rats –> All 打开所有飞线
3、快速找器件：Find 面板–> Find By Name –> 输入名字
36、Allegro布局基本知识
1、摆放的方法：Edit –> move 或mirror 或rotate
2、关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉
出的线接到器件管脚。即靠近管脚的为最小的电容。
3、各层颜色设置：top –> 粉色；bottom –> 蓝色；
37、约束规则的设置概要
1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，
线间距。间距包括：pin to pin、line to pin、line to line 等
2、主要用spacing rule set 和physical rule set
38、约束规则设置具体方法
1、在进行设置时，注意在Constrain Set Name 选择Default。这样只要是没有
特殊指定的网络，都是按照这个规则来的。
2、一般设置规则：pin to pin 为6mil，其他为8mil。
3、Phsical Rule 中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这
里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T 型连接
的位置，指定过孔
4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。
40、区域规则设置
1、设定特定区域的规则，例如，对于BGA 器件的引脚处需要设置线宽要窄一些，
线间距也要窄一些。
2、setup –> constraints –> constraint areas –> 选中arears require a TYPE
property –> add 可以看到options 面板的class/subclass 为Board
Geometry/Constraint_Area –> 在制定区域画一个矩形–> 点击矩形框，调出
edit property –> 指定间距（net spacing type）和线宽(net physical type) –>
在assignment table 进行指定
41、创建总线
1、打开约束管理器（electronical constraint
spreadsheet）
2、显示指定网络飞线：Display –> show rats –>
net 然后在约束管理器中选择要显示的网络
3、如果要设置等长线，但是在线上有端接电阻，那么需要进行设置（x net），
使得计算的时候跨过端接电阻。这就需要为每一个端接电阻设置仿真模型库，设
置完成以后，就可以在约束管理器中的看到网络变为了x net
4、添加信号仿真模型库：Analyze –> SI/EMI Sim –>
Library 添加模型库–> Add existing
library –> local library path
5、对每个新建添加模型：Analyze –> SI/EMI Sim –>
Model 会显示出工程中的器件，然后为每个器件添加仿真模型。对于系统
库里面的元件有自己的模型库，可以利用Auto Setup 自动完成。对
于系统库里面没有的模型，选择find model
6、在约束管理器中，点击object –> 右键，即可利用filter
选择需要选择的网络，可以选择差分对，x net 等。
7、创建总线：在约束管理器中，选择net –> routing –>
wiring 然后选择需要创建为总线的网络–> 右键，create –>
bus
42、设置拓扑约束
44、线长约束规则设置
1、对线长的要求，实际就是设置延时，可以按照长度来设置，也可以按照延时
来设置
2、打开约束管理器–> Electronic constraint
set –> All constraint –> User –
defined 选择在设置拓扑结构时设置好的网络–> 右键选择
SigXplore –> 在pro delay 里选择。也就是说如果要想
设置线长约束，需要先定义一个拓扑结构，然后再指定这个拓扑结构的网络约束。
45、相对延迟约束规则设置（即等长设置）
1、在设置相对延迟约束之前也需要先建立拓扑约束
2、在拓扑约束对话框–> set constraint –> Rel
Prop Delay 设定一个新规则的名称–> 指定网络起点和终点
–> 选择local（对于T 型网络的两个分支选择此选项）和global
（对于总线型信号）
47、布线准备
1、设置颜色：Display –> color/visibility 其
中group 主要设置：stack-up，geometry，
component，area
2、高亮设置：Display –> color/visibility
–> display 选项：temporary highlight 和
permanent highlight 然后再在display –>
highlight 选择网络就可以高亮了。但是此时高亮的时候是虚线，可能
看不清，可以在setup –> user preferences –>
display –> display_nohilitefont 打开此
选项也可以设置display_drcfill，将DRC 显示也表示为实
现，容易看到。另外DRC 标志大小的设置在setup –>
drawing option –> display –> DRC
marker size
3、布局的时候设置的栅格点要打一些，在布线的时候，栅格点要小一些
4、执行每一个命令的时候，注意控制面板的选项，包括option，find，
visibility
5、不同颜色高亮不同的网络：display highlight –>
find 面板选择net –> option 面板选择颜色，然后再去点击
网络。
53、差分布线
1、差分线走线：route –> conect 然后选择差分对中的一个引
脚，如果已经定义了差分对，就会自动进行差分对布线。
2、如果在差分布线时想变为单端走线，可以点击右键：single
trace mode
54、蛇形走线
1、群组走线：route –> 选择需要布线的飞线这样就可以多根线一起走
线了–> 但快到走线的目的焊盘时，右键–> finish 可以自动完成
–> 再利用slide 进行修线
2、常用的修线命令：
（1）、edit –> delete 然后再find 中可以选择Cline
（删除整跟线）、vias、Cline Segs（只删除其中的一段）
（2）、route –> slide 移动走线
（3）、route –> spread between voids 并在
控制面板的options 栏输入void clearance 即可进行自
动避让。
55、铺铜
1、建议初学者内电层用正片，因为这样就不用考虑flash 焊盘，这时候所
有的过孔和通孔该连内电层的就连到内电层，不该连的就不连。而如果用负片，
那么如果做焊盘的时候如果没有做flash 焊盘，那么板子就废了。
2、在外层铺铜：shape –> rectangular 然后再
option 中进行设置
（1）、动态铜（dynamic copper）
（2）、制定铜皮要连接的网络
3、铺铜后如何编辑边界：shape –> edit boundary 就
可以对铜皮就行修改边界
4、如何删除铜皮：edit –> delete –> 在find 中选择
shape –> 点击铜皮就行删除
5、修改已铺铜的网络：shape –> select shape or
void –> 点击铜皮，右键assign net
6、如何手工挖空铜皮：shape –> manual void –> 选
择形状
7、删除孤岛：shape –> delete islands –> 在
option 面板点击delete all on layer
8、铺静态铜皮：shape –> rectangular –> 在
option 面板选择static solid
9、铜皮合并，当两块铜皮重叠了以后要进行合并：shape –>
merge shapes 逐个点击各个铜皮，就会合并为一个铜皮。合并铜
皮的前提是铜皮必须是相同网络，别去铜皮都是一种类型（都是动态或者都是静
态）
56、内电层分割
1、在多电源系统中经常要用到
2、在分割前为了方便观察各个电源的分布，可以将电源网络高亮显示
3、分割铜皮：add –> line –> 在option 面板选择class 为anti etch，subclass
为power，制定分割线线宽（需要考虑相临区域的电压差），如果电压差较小，
用20mil 即可，但是如果是+12V 与-12V 需要间隔宽一些，一般40~50mil 即可。
空间允许的话，尽量宽一些。然后用线进行区域划分
4、铜皮的分割：edit –> split plane –> create 打开create split palne，选择
要分割的层（power）及铜皮的类型–> 制定每个区域的网络
5、全部去高亮：display –> delight –> 选择区域
6、去除孤岛：shape –> delete island 可以将孤岛暂时高亮显示–> 点击
option 去除孤岛
7、尽量不要再相邻层铺不用电源的铜皮，因为这样会带来电源噪声的耦合，在
电源层之间要至少相隔一层非介质层
57、后处理
1、添加测试点
2、重新编号，便于装配。在原理图设计时时按照原理图中的位置进行编号的，
但是这样在PCB 中编号就是乱的。这就需要在PCB 中重新编号，然后再反标注
到原理图，步骤：Logic –> Auto Rename Refdes –> rename –> more 可以
设置重新编号的选项选择preserve current prefixes 即保持当前的编号前缀。
3、最好是在布线之前，对元件进行重新编号，否则，如果是在布线完成后再重
新编号，可能会带来一些DRC 错误。有一些DRC 与电气特性是无关的，可能是
由编号引起的，这时就可以不管这些DRC 错误。
4、在原理图中进行反标注：打开原理图工程文件–> tools –> back annotate
–> 选择PCB Editor –> 确定即可
5、布线完成后，进行完整的检查，检查可能存在的各种DRC 错误
6、查看报告：tools –> report 或者quick reports –> 最常用的是unconnect pin
report；还有查看shape 的一些报告，检查动态铜皮的状态，如果有的状态不是
smooth 就需要到setup –> drawing option 中进行更新–> update to smooth
7、shape no net 即没有赋给网络的shape；shape island 检查孤岛；design rules
check report
8、在setup –> drawing option 中可以看到unrouted nets，unplaced symbol，
isolate shapes 等。这只是一个大致的统计信息。但是要求所有的选项都是绿色
的，即都没有错误。
9、如果确定所有的设计都没有错误了，推荐进行一次数据库的检查，将错误完
全排除掉。步骤：tools –> update DRC –> 选中两个选项–> check 保证数
据库是完整的
58、丝印处理（为出光绘做准备）
1、生成丝印层是，与电气层没有关系了，所以可以把走线以及覆铜都关闭：
display –> color visibility 关掉etch，要留着pin 和via，因为调整丝印时需要
知道他们的位置。
2、在display –> color and visibility –> group 选择manufacturing –> 选择
autosilk_top 和autosilk_bottom 因为丝印信息是在这一层的。不需要选择其它
层的silkscreen
3、生成丝印：manufacturing –> silkscreen –> 选择那些层的信息放在丝印
层，一般要选上package geometry 和reference designator –> 点击silkscreen，
软件自动生成这个信息
4、调整丝印，先在color and visibility 中关掉ref des assembly_top 和
assembly_bottom
5、调整字体大小：edit –> change –> 在find 面板选中text –> option 面板
选中line width 和text block，不选择text just –> 画框将所有的文字改过来。
line width 是线宽，text block 是字体大小。注意option 选项中的subclass 不要
动，否则修改后，就会把修改结果拷贝到那一层了。
6、调整丝印位置：move –> 选择编号进行修改
7、加入文字性的说明：add –> text –> 在option 中选择
manufachuring/autosilk_top ，以及字体的大小，然后点击需要添加的位置，输
入即可
59、钻孔文件
1、钻孔文件是电路板制作厂商数控机床上要用到的文件，后缀为.drl
2、设置钻孔文件参数：manufacture –> NC –> NC Parameters –> 设置配
置文件（nc_param.txt）存放路径，全部保持默认即可
3、产生钻孔文件：manufacture –> NC –> NC drill –> Drilling:如果全部是通
孔选择layer pair；如果有埋孔或者盲孔选择（by layering）—> 点击drill 就可
产生钻孔文件–> 点击view log 查看信息
4、注意NC drill 命令只处理圆型的钻孔，不处理椭圆形和方形的钻孔，需要单
独进行处理：manufacture –> NC –> NC route –> route 可能会产生一些工
具选择的警告，可以不必理会。完成后会产生一个.rou 文件
5、生成钻孔表和钻孔图：display –> color and visibility –> 关闭所有颜色显
示，在geometry 中单独打开outline，只打开电路板的边框–> manufacture
–> NC –> drill legend 生成钻孔表和钻孔图–> ok –> 出现一个方框，放
上去即可
60、出光绘文件
1、出光绘文件：manufacture –> artwork，注意以下几个选项：
Film Control：
（1）、undefined line width：一般设置为6mil 或者8mil
（2）、plot mode：每一层是正片还是负片
（3）、vector based pad behavior：出RS274X 格式文件时，一定要选中这个选
项，如果不选这个选项，那么出光绘的时候，负片上的焊盘可能会出问题。
General Parameters：
（1）、Device type：选择Gerber RS274X，可以保证国内绝大多数厂商可以接
受
2、在出光绘文件之前可以设定光绘文件的边框（也可以不设置）：setup –>
areas –> photoplot outline
3、如果要出顶层丝印信息的光绘文件，需要先把这一层的信息打开：display –>
color/visibility –> all invisible 关掉所有。
4、对于顶层丝印层，需要打开以下三个选项：
geometry：[board geometry]: silkscreen_top [package geometry]:
silkscreen_top
manufacturing：[manufacturing]: autosilk_top
然后，manufacture –> artwork –> film control –> 在available films 中
选择TOP，右键add –> 输入这个film 的名字（例如silkscreen_top）这样就可
以在available films 中添加上了这个film，并且里面有刚才选择的三个
class/subclass
5、利用相同的方法，在产生底层的丝印
6、添加阻焊层，先在manufacture 中添加上soldermask_top 层，然后再在display
–> color/visibility 中选择一个几个class/subclass:
stack-up：[pin]: soldermask_top; [via]: soldermask_top
geometry：[board geometry]: soldermask_top; [package geometry]:
soldermask_top
再在soldermask_top 右键–> match display 就会让这个film 和选择的
class/subclass 进行匹配了
同样的办法添加底层阻焊层。
7、添加加焊层，先在manufacture 中添加上pastemask_top 层，然后再在display
–> color/visibility 中选择一个几个class/subclass:
stack-up：[pin]: pastemask_top; [via]: pastemask_top
geometry：[board geometry]: 没有; [package geometry]:
pastemask_top
再在soldermask_top 右键–> match display 就会让这个film 和选择的
class/subclass 进行匹配了
同样的办法添加底层加焊层。
8、添加钻孔表，先在manufacture 中添加上drill_drawing 层，然后再在display
–> color/visibility 中选择一个几个class/subclass:
manufacturing：[manufacturing]: Nclegend-1-4
geometry：[board geometry]: outline
再在drill_drawing 右键–> match display 就会让这个film 和选择的
class/subclass 进行匹配了
9、板子需要的底片：
（1）、四个电气层（对于四层板）
（2）、两个丝印层
（3）、顶层阻焊层和底层阻焊层（solder mask）
（4）、顶层加焊层和底层加焊层（paste mask）
（5）、钻孔图形（NC drill lagent）
10、如何在已经设定好的film 中修改class/subclass：点击相应的film –> display
就可以显示当前匹配好的class/subclass –> 然后再在display 中修改–> 然
后再匹配一遍
11、需要对每个film 进行设置film option
12、生成光绘文件：film option 中select all –> create artwork
13、光绘文件后缀为.art
14、需要提供给PCB 厂商的文件：.art、.drl、.rou(钻非圆孔文件)、参数配置文
件art_param.txt、钻孔参数文件nc_param.txt
1. Q：我的ALLEGRO 是14.0版本的，FILE——EXPORT——后面就没有看到
SUB DRAWING的命
令了。如果用EDIT——COPY的话又不能把A板的线贴到B板上，我该怎么
办？
A: 是不是你启动Allegro 时Cadence Product Choices 没选好,要选PCB Dedign
Expert 或
Allegro Expert~~~
2. Q: 在ALLEGRO中，找个器件好难啊，他只是点亮器件而光标不移动到器件
那里。请问各为大侠，
有没办法可以象POWERPCB 那样，查找零件时光标跟着移动？
A:确认将元件点亮后，将鼠标移动至右下角的小显示框中，单击左键，光标即可
自动转到所点亮的元
件处.
3. Q: 将logic_edit_enabled打开后，只能删除单个的net,
logic_edit_enabled打开".是從何處打開???
A: 在14.2中的操作：
Setup -> User Preferences Editor -> Misc -> logic_edit_enabled 然后可以
在LOGIC/NET LOGIC 下删
除NET。
4. Q: 想移动元件的某一个PIN ， 请问该如何做。用move 命令， 总提示
Symbol or drawing must have UNFIXED_PINS property。
A: edit -> properties 选中要move Pin 的元件的symbols，增加
UNFIXED_PINS 属性即可。
5.Q: how can i get rid of the "dynamic length" dialogue box?
A: Setup -> User Preferences Editor ->Etch>allegro_etch_length_on
6 .Q： 请问如何將以删除的PIN NUMBER及SILKSCREEN还原??
A：删除此零件,再重新导入~~~或可以直接UPDATE 零件也可以
7. Q：从orcad导入后，place->quickplace，但是出来的元件上面很多丝横，
就和铺铜一样，怎么回事？
A：把PACKAGE GEOMETRY 的PLACE_BOUND_TOP 勾掉即可.
8. Q：请问在allegro中,怎様画一条沒有绿漆的綫??
A：同样位置再画一根sold mask 的线
9. Q： 如何将走线的尖角过渡改成圆弧？
A：可以直接画圆弧上去，记得勾上replace etch，原来的线就没了或使用slide 命
令﹐然后在右邊的
tab option 選項中的comers 改成arc,再去移動線﹐就可以改成圓弧﹗
10.Q： allegro中覆铜的基本步骤是怎样的？
A：edit/shape 进入shape 编辑模式——edit/change net(pick)点上GND
net——shape/parameters 设置相关参数
（看help）——void/auto 进行shape 处理——shape/fill 退出shape 编辑模式。
11. Q：怎么设置参数才能得到THERMAL REILIF 的连接呢？
A：在画完铺铜范围以后，菜单会进入铺铜状态这时
shape－－>parameters...对于负片，在做热漂移焊盘前，必须先定义各类焊盘
的FLASH SYMBOL，
*.FSM 文件，然后加到各类焊盘的铺铜层，再铺铜。做出光绘文件就能看见连接
了。
12.Q：请教如何修改手工铜的角度，还有就是我要在铜箔里挖一个VIA 或一个
PIN 的空间，该如何
做？？？？？？？？？
A：edit-->shape,选取铜箔,点右键done,这时菜单改变了,可以用edit-->vertex
修改顶点的方式修改铜箔边框
角度.而挖空间要用到void 中的shpe(多边形)或circle(圆形)或Element(零件外
形)要不干脆auto 一下,自动会
帮你挖好
13 Q：Regular pad 、Anti-pad 和Thermal pad的区别
A：真实焊盘大小、带隔离大小焊盘、花焊盘
14.Q： 怎么做方形（或其他非圆形）负片热汗盘？
A：做一个方形（或其他非圆形）的shape symbol，然后再在做pad 时将shape
symbol 赋给flash～～
15.Q： ALLEGRO中DRC标记的显示，是否可以显示为填充的，也就是像VIA
那样实心的。
A：当然可以了setup-->user preferences...勾选Display 中的display_drcfill.
16. Q：allegro中怎么加泪滴(teardrop）？
A： 要先打开所有的走线层，执行命令route->gloss->parameters.., 出现对话框，
点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T
connections./OK/GLOSS 即可。加泪滴最好在出GERBER 之前加。若要MODIFY
板子，则要先删掉泪滴，执行命令EDIT/DELETE，右边的FIND 栏中选CLINE，
下面的FIND BY NAME 中选property,点more，选FILLET=，/点APPLY/OK 即
可。无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走
线层就不会有执行
17. Q：在ALLEGRO里打开的BRD里可导出元件，但是导出的元件如何加到
库里？
A：File-->Export-->Libraries...再将*.txt 拷到你的device 库中，*.pad 拷到pad 库
中，其他的拷到你的psm 库中。
18.Q： ALLEGRO中有自动存盘系统吗？？
A：自动存盘需要用户自己设置，具体方法如下：（你没设置前是否有默认目录，
找找看） setup>user preferences editer autosave 设定自动存盘autosave_dbcheck:
设置存盘时是否需要数据检查，如果此项设为存盘时需要数据检查则会使存盘时
间加长。autosave_time: 自动存盘时间设置。默认值为30分钟，自动存盘时间设
定范围10~100分钟。
19.Q: 请问在制作元件的时候怎么定义元件的高度？
A:当你铺好place_bound_top 层shape 以后，再执行Setup-->Areas-->Package
Height,点击shape，此时Option 面板上就可以输入高度了～～～
20 Q:为什么在ALLEGRO的零件PADS显示都是PADS外框线，怎样才能显
示整个PADS，请指教！
A:Setup-->Drawing Options...Display: Filled pads and cline endcaps 勾
选
21.Q:请问各位在PadstackDesigner中的Padstack Layers的FILMMASK的作
用及用**??
A:好像是用于助焊的，大小跟焊盘一样大的
22. Q:请问如何设置在走线时,不自动避开
A:右边的OPTIONS 里面的BUBBLE 边上那个框里面先OFF
23.Q:在两组插槽中间走了一组排线，由于在ＣＣＴ中使用无网格步线，所以线
与线的间距有大有小，有没有办法将一组线间距调整到等距宽度，这样比较美
观。在Ａｌｌｇｅｏ或ＣＣＴ中有无此调线的命令？
A:In cct, you can use post-route, spread wire and center wire. In allegro,
you can use roue-glosss-parameter-ceneter lines between pads.
24.Q:请问如何有选择性的更改，如，我只要改一个焊盘，或者我只要改一个器
件
A:padstack--replace 里可以改一个盘，或一个元件，或一类器件，
25. Q:如何在内层看到therml孔
A:正片可以直接看到呀，负片在光绘文件上就可以看到的。在setUP\drawing
options 中的display 中的thermal pads 打勾就是了
26.Q： 如何在rename的时候把部分器件保护起来？！
A：给你所有要重新rename 位号的器件添加一个auto_rename 属性！
27.Q：怎么在ALLEGRO下使铺的铜不被涂上阻旱剂？
A： 开阻焊窗。在阻焊层铺一块同样大小铜。
28. Q：这是我设计的一块双面板,上下两部分是对称的,现已经将上半部分的线
布完,我想将这部分的线复制到下半部分,要求沿水平方向翻转下来,请教如何在
Allegro中实现,请指教~~~~
A：在COPY 命令下，如果要mirror 多条线时，先拉个框选种，然后要鼠标左
键点一下（这时被选种的内容可以移动），然后再右击，出现的"Mirror Geometry"
选项就不显灰了呀
29. Q：有一个LOGO，是.bmp 图象文件，请问怎样将它导入ALLEGRO设
计中，并且以SILKSCREEN的形式显示
A：借助第三方軟件﹐把*.bmp 轉成*.dxf,然后在allegro 中導入dxf 文件﹗﹗﹗
先将bmp 转成dxf，再生成format symbo！
30. Q：如何让VIA在BGA的PIN间居中:
A：你只能直接输入坐标定位，算好间距后，然后用矩阵复制就可以了。矩阵复
制就是，选中copy 按钮，在option 下面的Qty 下分别填入数值，即可复制X 表
示横向复制Y 表示纵向复制Qty 表示你要复制几次（就是说复制几个via）
Spacing 表示复制的这几个via 间距都是多少Order 表示复制的方向。比如X 方
向复制，你在Order 选择Right，就是从你复制的这个原始via 开始向右复制依次
的Left 表示向左复制。Down 和Up 分别表示向下和向上复制。
31. Q ：请教ALLEGRO中的Manufacture->dfa check的功能为何??
A：深层次的应用，需要Skill 语言的支持
32. Q：如何在Allegro 中只显示连线，不显示同一层的铺铜有的时候检查某一层
的时候，既有连线又有铺铜很难检查
A：可以将除了铺铜之外的所有线都hilight 那么就只有铺铜是Dehilight 然后使
用Display--Color Priority，关闭铺铜的那个颜色这时候，这一层就只显示连线了
不过需要注意的是，这一层的via、pad、等等的颜色不能和铺铜的颜色一样，否
则将会一起不显示了, 也可以改变shape 显示的格点,在user preference editor 中
display 选项卡,将display_shapefill 一栏中的值填5～10之间的某个数(象素),这样
shape 在显示时就不是那么显眼了.
33. Q：请教Allegro的两个功能Setup------Property Definitions 有什么功能和
如何使用Setup------Define Lists……怎么用
A：请参考下面： Setup------Property Definitions 是添加一些用户的设定，虽然
Allegro 里的Edit Property 里的设定已经很多了，可能还有很多用户希望的没有，
所以用户可以自己发挥； Setup------Define Lists 可以输出相关的信息，按照上
面的选项，点击->按钮选add，然后选show 就可以了，
34. Q： 请教如何替换封装?
A：请参考下面：在Device 中定义的语法是： PACKAGEPROP ALT_SYMBOLS
\'(Subclass:Symbol,...;Subclass:Symbol,...)\' 其中Subclass 可设定为Top 层和Bottom
层，Top 层的表示可以用“T”来表示，Bottom 层的表示可以用“B”来表示。
若Subclass 没有进行设定表示，系统会认为是Top 层。例：原先的零件包装为
R0805，我们要设定它可以和Top 曾的R0603和Bottom 层的R1206进行包装的转
换。Device File 中的定义： PACKAGE R0805 CLASS IC PINCOUNT 2
PACKAGEPROP ALT_SYMBOLS \'(T：R0603；B：R1206)\' END 这个Device 文
档就表示R0805这颗零件可以和top 层上包装为R0603和Bottom 层的零件包装
为R1206的零件进行更换。注：一定要用一组单引号把所要转换的零件框在里面。
35. Q：执行什么动作才能让已有的via转换为测试点，或者你们是怎么生成测
试点的。
A：rout-->testprep-->auto...中选中replace via
36. Q：请教一个奇怪的铺铜现象我用ADD_SHAP_SOLIDFILL,设LIN
WIDTH 为4,加上后用了EDIT SHAP,设网络名为GND,并使VOIDAUTO.但是
不能自动避开其它网络.
A：请参考下面：不能小与0.003 0.003是指当执行Auto void 时小于这个值的shape
就自动删除，单位为：平方英寸。
37.Q：请问View--Color view save是什么作用
A：第一个Complete，保存后的文件用写字板打开可以看到当前打开的所有颜色
的记录第二个选项是记录了之前对显示哪些、不显示那些的操作
38.Q：我在SETUP USER PREFERENCES里面进行了设置,但退出后就没有了,
不能保存?下次进入还是缺省值?
A：参考下面：问题主要可能是：因为Allegro 不支持空格符号，而Windows XP
系统装好Allegro 后默认的Pcbenv 会放在用户目录下，即： d:\Documents and
Settings\×××\pcbenv 而其中正好有空格。解决方案为：更改Pcbenv 的位置。
步骤： 1． 右击我的电脑，进入属性设置?高级?环境变量2． 点击系统变量的
新建，变量名：home 变量值：任何一个绝对路径，注意不要有空格的路径，例：
D:确定就可以了
39. Q：请教怎么样做一个弧形阵列的元件!
A：你在加Pin 的时候，option 里的copy mode 选polar 就可以了，其它和普通加
矩阵pin 设置差不多！
40. Q：ALLEGRO特殊规则区是怎样做出来的（例如线进入这个区域线宽会有
变化）
A：setup->constraints-> add area 在spacing / physical rules set 的set value 中設定
一種所需的spacing/physical edit ->properties 選剛才畫的area(that is a shape) 選
net_spacing_type net_physical_type 填入一個名字,最好能表現他的屬性, setup-
>constraints-> 在spacing / physical rules set 中分別點assignment table 套用上去
就可以了. 另外,還有一種添加area 的方法. add -> shape ->unfilled class board
geometry sub_class constraint_area