【从零开始学习 SystemVerilog】12.1、SystemVerilog 实战项目1时间：2021-04-07 01:15:13 文章目录 DUT Transaction Object Driver Monitor Scoreboard Environment Test Interface Testbench Top 运行日志 波形图 在之前的文章中，我们讨论了简单TestBench的概念和组件。现在，让我们来看一个实际的SystemVerilog TestBench示例，其中包含所有这些验证组件，并且展示了如何使用SystemVerilog中的概念创建可重用环境。 DUT 请注意，在此协议中，写入数据与地址一起在单个时钟周期内提供，而读取数据则在下一个时钟周期接收，并且不能在“ready”信号指示的时间内启动任何事务。 在复位期间，将ready驱动为1；否则，在读取数据之前，每个时钟周期都会将ready拉低
