S5PV210的时钟系统 （外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟）
1.为什么要时钟系统？
SoC内部有很多器件，譬如CPU、串口、DRAM控制器、GPIO等内部外设，这些东西要彼此协同工作，需要一个同步的时钟系统来指挥
2.为什么要内部先高频然后再分频？
主要因为SoC内部有很多部件都需要时钟，而且各自需要的时钟频率不同，没法统一供应。因此设计思路是PLL后先得到一个最高的频率（1GHz、1.2GHz），然后各外设都有自己的分频器再来分频得到自己想要的频率。
3.S5PV210建议工作频率800MHz～1.2GHz，一般我们都设置到1GHz主频（CPU的频率，最高的频率，外设均比这个频率低）。若1.2GHz就叫超频。超频的时候系统性能会提升，但是发热也会增大，因此会影响系统稳定性。（可用液氮降温，但不能长期这种情况下工作；部分CPU热量太高会重启）
4、时钟和外设编程的关联
（1）每个外设都需要一定频率的时钟，时钟的设置可以用编程控制，通过时钟来源，分频系统还有 倍频等来获取时钟
（2）开关每个外设用时钟就行，不给它时钟频率就相当于关闭了它，不用的外设需要关闭，否则会产生不必要的热量
S5PV210把整个内部的时钟划分为3大块，叫做3个域。（参考数据手册P353)
1.分析时钟域 （CLOCK DOMAINS）
（1）MSYS: CPU（Cortex-A8内核）、DRAM控制器（DMC0和DMC1）、IRAM&IROM······
（2）DSYS: 都是和视频显示、编解码等有关的模块
（3）PSYS: 和内部的各种外设时钟有关，譬如串口、SD接口、I2C、AC97、USB等。(时钟频率相对比较小)
为什么内部要分为3个域，怎么划分的？
因为210内部的这些模块彼此工作时钟速率差异太大了，所以有必要把高速的放一起，相对低速的放一起。
2.倍频器PLL的作用对象：APLL、MPLL、EPLL、VPLL（参考数据手册P357）
APLL：Cortex-A8内核 MSYS域.....
MPLL&EPLL：DSYS PSYS....
VPLL：Video视频相关模块....
3.S5PV210时钟域详解结合上面的分析时钟域（P356）
3.1、MSYS域：
ARMCLK： 给cpu内核工作的时钟，也就是所谓的主频。
HCLK_MSYS： MSYS域的高频时钟，给DMC0和DMC1使用
PCLK_MSYS： MSYS域的低频时钟
HCLK_IMEM：给iROM和iRAM（合称iMEM）使用
3.2、DSYS域：
HCLK_DSYS：DSYS域的高频时钟
PCLK_DSYS：DSYS域的低频时钟
3.3、PSYS域：
HCLK_PSYS：PSYS域的高频时钟
PCLK_PSYS：PSYS域的低频时钟
SCLK_ONENAND：
总结：210内部的各个外设都是接在（内部AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX，其中HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率。
SoC内部的各个外设其实是挂在总线上工作的，也就是说这个外设的时钟来自于他挂在的总线，譬如串口UART挂在PSYS域下的APB总线上，因此串口的时钟来源是PCLK_PSYS。
4、各时钟典型值（默认值，iROM中设置的值，BLO上初始设置的值）
(1)当210刚上电时，默认是外部晶振+内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的，这时系统的主频就是24MHz，运行非常慢。
(2)iROM代码（BL0）执行时第6步中初始化了时钟系统，这时给了系统一个默认推荐运行频率。
(3)各时钟的典型值：
freq(ARMCLK) = 1000 MHz freq(HCLK_MSYS) = 200 MHz freq(HCLK_IMEM) = 100 MHz freq(PCLK_MSYS) = 100 MHz freq(HCLK_DSYS) = 166 MHz freq(PCLK_DSYS) = 83 MHz freq(HCLK_PSYS) = 133 MHz freq(PCLK_PSYS) = 66 MHz freq(SCLK_ONENAND) = 133 MHz, 166 MHz
* S5PV210的时钟树：（P361）
每一个MUX和分频器均有某个寄存器的某个位进行控制（寄存器中的clock source x就是在设置MUX开关；clock divider control寄存器就是在设置分频器分频系数）
时钟开启程序一般流程：
1.关看门狗（WTCON）
2.初始化时钟 1：设置各种开关，先不使用PLL（0x0 -> CLK_SRC0）
2: 设置锁定时间 （0X0000FFFF -> APLL_LOCK）和 （0X0000FFFF -> MPLL_LOCK）
3：设置分频（0X0x14131440 -> CLK_DIV0） 0x14131440这个值的含义分析：(查看时钟树图)
PCLK_PSYS = HCLK_PSYS / 2 HCLK_PSYS = MOUT_PSYS / 5 PCLK_DSYS = HCLK_DSYS / 2 HCLK_DSYS = MOUT_DSYS / 4 PCLK_MSYS = HCLK_MSYS / 2 HCLK_MSYS = ARMCLK / 5 SCLKA2M = SCLKAPLL / 5 ARMCLK = MOUT_MSYS / 1
4：设置PLL（我们设置了APLL和MPLL两个，其他两个没有管。
APLL和MPLL设置的关键都是M、P、S三个值，这三个值都来自于官方数据手册的推荐值）参考P357
5：设置时钟开关，使用PLL（0x10001111 ->CLK_SRC0 ）
3.设置栈ldr sp, =SVC_STACK //（0xd0037d80）
4.开/关icache
mrc p15,0,r0,c1,c0,0; // 读出cp15的c1到r0中 //bic r0, r0, #(1<<12) // bit12 置0 关icache orr r0, r0, #(1<<12) // bit12 置1 开icache mcr p15,0,r0,c1,c0,0;