文件名称：使用verilog HDL 16位cpu设计
文件大小：430KB
文件格式：RAR
更新时间：2011-12-21 07:50:17
verilog cpu
本实例是使用verilog HDL语言来进行16位cpu设计。
【文件预览】：
16位cpu设计
----test5.dat(3KB)
----test1.pro(3KB)
----rom.v(235B)
----ram.v(378B)
----vsim.wlf(256KB)
----test.v(8KB)
----test4.pro(3KB)
----test2.dat(840B)
----test4.dat(1KB)
----test5.PRO(8KB)
----decoder.v(537B)
----test2.pro(2KB)
----test1.dat(811B)
----RISC_CPU设计练习.doc(810KB)
----CPU.v(5KB)
----test3.dat(886B)
----说明.txt(906B)
----test3.pro(2KB)
----模拟结果.txt(11KB)