文件名称：RISC_V 多周期CPU设计.zip
文件大小：60KB
文件格式：ZIP
更新时间：2022-07-23 10:25:07
RISC_V 多周期CPU Verilog
RISC_V 多周期CPU设计，里面包含基于最新提出的RISC_V指令集设计的多周期CPU，使用Verilog语言，代码注释详细，提供官方给出的测试样例，RV32I 基本整数指令四十多条指令都有实现，波形仿真通过。
【文件预览】：
RISC_V 多周期CPU设计
----说明.txt(380B)
----test()
--------lb.v(7KB)
--------or.v(53KB)
--------add.v(13KB)
--------auipc.v(2KB)
--------testall.sv(2KB)
--------sltiu.v(7KB)
--------testall.S(3KB)
--------and.v(7KB)
--------sra.v(15KB)
--------jal.v(2KB)
--------bltu.v(8KB)
--------lbu.v(46KB)
--------lh.v(47KB)
--------lui.v(2KB)
--------slt.v(53KB)
--------addi.v(7KB)
--------sll.v(54KB)
--------lw.v(47KB)
--------jalr.v(3KB)
--------slli.v(7KB)
--------beq.v(8KB)
----RTL()
--------DM.v(1KB)
--------IR.v(863B)
--------EXTdm.v(997B)
--------IM.v(2KB)
--------PC.v(985B)
--------ALU.v(3KB)
--------instruction_def.v(2KB)
--------ctrl_encode_def.v(2KB)
--------risc_v.v(5KB)
--------Register_file.v(1KB)
--------NPC.v(982B)
--------riscv_tb.v(726B)
--------flopr.v(843B)
--------EXTImm.v(2KB)
--------mux.v(1KB)
--------control.v(14KB)