文件名称：变速时钟设计.docx
文件大小：1.38MB
文件格式：DOCX
更新时间：2023-06-24 04:36:26
变速时钟 Verilog HDL modelism仿真
1、设计一个变速数字时钟，要求数字时钟的速度有三个档位：第一个档位为标准数字时钟，每隔1S秒计数器加1；第二个档位为快速数字时钟，每隔0.1S秒计数器加1；第三个档位为超快速数字时钟，每隔0.01S秒计数器加1； 2、三个档位可用按键切换； 3、具备按键清零功能； 4、具有整点报时功能，即在59分59秒时给出指示信息（LED灯亮），持续时间为1s/0.1s/0.01s，指示信号结束的时刻恰好为正点时刻。 说明：给定输入时钟为1kHz。