文件名称：FPGA面试基础知识点.docx
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更新时间：2023-01-22 03:24:48
verilog fpga
1. 2 2. 什么是同步逻辑和异步逻辑？ 2 3. 同步电路和异步电路的区别： 2 4. 时序设计的实质： 2 5. 建立时间与保持时间的概念？ 2 6. 为什么触发器要满足建立时间和保持时间？ 2 7. 什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 2 8. 系统最高速度计算（最快时钟频率）和流水线设计思想： 2 9. 同步复位和异步复位的有何区别？ 3 10. 写出一段代码，用来消除亚稳态。 3 11. 写出一段代码，对时钟进行3分频。 4 12. 设计一个glitch free的时钟切换电路逻辑，比如从20m切到50m，讲明理由。 4 13. 如何跨时钟域同步多位信号?有哪些技术? 4 14. 异步FIFO为什么用格雷码 5 15. 时序约束的概念和基本策略？ 5 16. 附加约束的作用？ 6 17. 锁存器（latch）和触发器（flip-flop）区别？ 6 18. FPGA 芯片内有哪两种存储器资源？ 6 19. 什么是时钟抖动？ 6 20. FPGA 设计中对时钟的使用？（例如分频等） 6 21. IC 设计中同步复位与异步复位的区别 6 22. MOORE 与 MEELEY 状态机的特征 6 23. FPGA 中可以综合实现为 RAM/ROM/CAM 的三种资源及其注意事项？ 6 24. 什么是竞争与冒险现象?怎样判断?如何消除? 7 25. 查找表的原理与结构 7 26. 寄生效应在IC设计中怎样加以克服和利用 7 27. 设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零， 7 28. 数字IC（ASIC）设计流程： 8 29. SERDES的高速串行接口 8 30. 什么是状态编码技术？ 解释一下。 8 31. FIFO简单讲解(*) 9 32. IC设计前端到后端的流程和EDA工具？ 12 33. FPGA设计中如何实现同步时序电路的延时？ 12