System Verilog学习和实例

时间：2015-04-01 17:01:59
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更新时间：2015-04-01 17:01:59

System Verilog

自己搜集的System Verilog资料，包括讲义和两个具体实例，希望对正在学习SV的朋友有所帮助！

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在VMM验证环境中使用ESL模型.pdf

网友评论

  • 应该添加示例的结构说明，增强可读性。
  • 资料很好，正在学习
  • 很好的学习资料，谢谢！
  • 资料不错，但不是我想要的
  • 资料似乎可以，但内部有些接口不太准确
  • 不错，入门资料
  • 不错的资料，实例讲的很详细
  • 非常好，大家耐下心来看会有收获的，不懂的语法看LRM
  • 我觉得吧，像我这种刚学SV的人，这种资料完全没有用，大家慎重下载！
  • 不错的资料，实例讲的很详细！
  • 全是英文看不懂啊。感觉好复杂
  • 全是英文的，不想看啊
  • 对学习system verilog的人来说非常有帮助，但还是想要更简单的资料
  • 资料不错，辛苦啦！
  • 不错的资料，实例很好
  • 工作当中查查还是不错的，没有仔细读 当字典用了
  • good 但是太复杂了，本人菜鸟

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