用VHDL语言设计组合逻辑电路

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文件名称：用VHDL语言设计组合逻辑电路

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更新时间：2013-04-23 10:32:08

用VHDL语言设计组合逻辑电路

实验4：用VHDL语言设计组合逻辑电路（熟悉用VHDL语言设计4位全加器的方法。首先创建一个1位全加器实体，然后例化此1位全加器4次，创建一个更高层次的4位加法器。1位全加器的VHDL语言描述见例4-45，4位加法器的VHDL语言程序如例4-46，P161-162。）